CC35xxDriverLibrary
Macros
hw_spi.h File Reference
This graph shows which files directly or indirectly include this file:

Go to the source code of this file.

Macros

#define SPI_O_DESC   0x00000000U
 
#define SPI_O_IMASK   0x00000044U
 
#define SPI_O_RIS   0x00000048U
 
#define SPI_O_MIS   0x0000004CU
 
#define SPI_O_ISET   0x00000050U
 
#define SPI_O_ICLR   0x00000054U
 
#define SPI_O_IMSET   0x00000058U
 
#define SPI_O_IMCLR   0x0000005CU
 
#define SPI_O_EMU   0x00000060U
 
#define SPI_O_CTL0   0x00000100U
 
#define SPI_O_CTL1   0x00000104U
 
#define SPI_O_CLKCFG0   0x00000108U
 
#define SPI_O_CLKCFG1   0x0000010CU
 
#define SPI_O_IFLS   0x00000110U
 
#define SPI_O_DMACR   0x00000114U
 
#define SPI_O_RXCRC   0x00000118U
 
#define SPI_O_TXCRC   0x0000011CU
 
#define SPI_O_TXFHDR32   0x00000120U
 
#define SPI_O_TXFHDR24   0x00000124U
 
#define SPI_O_TXFHDR16   0x00000128U
 
#define SPI_O_TXFHDR8   0x0000012CU
 
#define SPI_O_TXFHDRC   0x00000130U
 
#define SPI_O_RXDATA   0x00000140U
 
#define SPI_O_TXDATA   0x00000150U
 
#define SPI_O_STA   0x00000160U
 
#define SPI_O_CLKCFG   0x00001000U
 
#define SPI_DESC_MINREV_W   4U
 
#define SPI_DESC_MINREV_M   0x0000000FU
 
#define SPI_DESC_MINREV_S   0U
 
#define SPI_DESC_MAJREV_W   4U
 
#define SPI_DESC_MAJREV_M   0x000000F0U
 
#define SPI_DESC_MAJREV_S   4U
 
#define SPI_DESC_INSTIDX_W   4U
 
#define SPI_DESC_INSTIDX_M   0x00000F00U
 
#define SPI_DESC_INSTIDX_S   8U
 
#define SPI_DESC_STDIPOFF_W   4U
 
#define SPI_DESC_STDIPOFF_M   0x0000F000U
 
#define SPI_DESC_STDIPOFF_S   12U
 
#define SPI_DESC_MODID_W   16U
 
#define SPI_DESC_MODID_M   0xFFFF0000U
 
#define SPI_DESC_MODID_S   16U
 
#define SPI_IMASK_RXOVF   0x00000001U
 
#define SPI_IMASK_RXOVF_M   0x00000001U
 
#define SPI_IMASK_RXOVF_S   0U
 
#define SPI_IMASK_RXOVF_SET   0x00000001U
 
#define SPI_IMASK_RXOVF_CLR   0x00000000U
 
#define SPI_IMASK_PER   0x00000002U
 
#define SPI_IMASK_PER_M   0x00000002U
 
#define SPI_IMASK_PER_S   1U
 
#define SPI_IMASK_PER_SET   0x00000002U
 
#define SPI_IMASK_PER_CLR   0x00000000U
 
#define SPI_IMASK_RTOUT   0x00000004U
 
#define SPI_IMASK_RTOUT_M   0x00000004U
 
#define SPI_IMASK_RTOUT_S   2U
 
#define SPI_IMASK_RTOUT_SET   0x00000004U
 
#define SPI_IMASK_RTOUT_CLR   0x00000000U
 
#define SPI_IMASK_RX   0x00000008U
 
#define SPI_IMASK_RX_M   0x00000008U
 
#define SPI_IMASK_RX_S   3U
 
#define SPI_IMASK_RX_SET   0x00000008U
 
#define SPI_IMASK_RX_CLR   0x00000000U
 
#define SPI_IMASK_TX   0x00000010U
 
#define SPI_IMASK_TX_M   0x00000010U
 
#define SPI_IMASK_TX_S   4U
 
#define SPI_IMASK_TX_SET   0x00000010U
 
#define SPI_IMASK_TX_CLR   0x00000000U
 
#define SPI_IMASK_TXEMPTY   0x00000020U
 
#define SPI_IMASK_TXEMPTY_M   0x00000020U
 
#define SPI_IMASK_TXEMPTY_S   5U
 
#define SPI_IMASK_TXEMPTY_SET   0x00000020U
 
#define SPI_IMASK_TXEMPTY_CLR   0x00000000U
 
#define SPI_IMASK_IDLE   0x00000040U
 
#define SPI_IMASK_IDLE_M   0x00000040U
 
#define SPI_IMASK_IDLE_S   6U
 
#define SPI_IMASK_IDLE_SET   0x00000040U
 
#define SPI_IMASK_IDLE_CLR   0x00000000U
 
#define SPI_IMASK_DMARX   0x00000080U
 
#define SPI_IMASK_DMARX_M   0x00000080U
 
#define SPI_IMASK_DMARX_S   7U
 
#define SPI_IMASK_DMARX_SET   0x00000080U
 
#define SPI_IMASK_DMARX_CLR   0x00000000U
 
#define SPI_IMASK_DMATX   0x00000100U
 
#define SPI_IMASK_DMATX_M   0x00000100U
 
#define SPI_IMASK_DMATX_S   8U
 
#define SPI_IMASK_DMATX_SET   0x00000100U
 
#define SPI_IMASK_DMATX_CLR   0x00000000U
 
#define SPI_RIS_RXOVF   0x00000001U
 
#define SPI_RIS_RXOVF_M   0x00000001U
 
#define SPI_RIS_RXOVF_S   0U
 
#define SPI_RIS_RXOVF_SET   0x00000001U
 
#define SPI_RIS_RXOVF_CLR   0x00000000U
 
#define SPI_RIS_PER   0x00000002U
 
#define SPI_RIS_PER_M   0x00000002U
 
#define SPI_RIS_PER_S   1U
 
#define SPI_RIS_PER_SET   0x00000002U
 
#define SPI_RIS_PER_CLR   0x00000000U
 
#define SPI_RIS_RTOUT   0x00000004U
 
#define SPI_RIS_RTOUT_M   0x00000004U
 
#define SPI_RIS_RTOUT_S   2U
 
#define SPI_RIS_RTOUT_SET   0x00000004U
 
#define SPI_RIS_RTOUT_CLR   0x00000000U
 
#define SPI_RIS_RX   0x00000008U
 
#define SPI_RIS_RX_M   0x00000008U
 
#define SPI_RIS_RX_S   3U
 
#define SPI_RIS_RX_SET   0x00000008U
 
#define SPI_RIS_RX_CLR   0x00000000U
 
#define SPI_RIS_TX   0x00000010U
 
#define SPI_RIS_TX_M   0x00000010U
 
#define SPI_RIS_TX_S   4U
 
#define SPI_RIS_TX_SET   0x00000010U
 
#define SPI_RIS_TX_CLR   0x00000000U
 
#define SPI_RIS_TXEMPTY   0x00000020U
 
#define SPI_RIS_TXEMPTY_M   0x00000020U
 
#define SPI_RIS_TXEMPTY_S   5U
 
#define SPI_RIS_TXEMPTY_SET   0x00000020U
 
#define SPI_RIS_TXEMPTY_CLR   0x00000000U
 
#define SPI_RIS_IDLE   0x00000040U
 
#define SPI_RIS_IDLE_M   0x00000040U
 
#define SPI_RIS_IDLE_S   6U
 
#define SPI_RIS_IDLE_SET   0x00000040U
 
#define SPI_RIS_IDLE_CLR   0x00000000U
 
#define SPI_RIS_DMARX   0x00000080U
 
#define SPI_RIS_DMARX_M   0x00000080U
 
#define SPI_RIS_DMARX_S   7U
 
#define SPI_RIS_DMARX_SET   0x00000080U
 
#define SPI_RIS_DMARX_CLR   0x00000000U
 
#define SPI_RIS_DMATX   0x00000100U
 
#define SPI_RIS_DMATX_M   0x00000100U
 
#define SPI_RIS_DMATX_S   8U
 
#define SPI_RIS_DMATX_SET   0x00000100U
 
#define SPI_RIS_DMATX_CLR   0x00000000U
 
#define SPI_MIS_RXOVF   0x00000001U
 
#define SPI_MIS_RXOVF_M   0x00000001U
 
#define SPI_MIS_RXOVF_S   0U
 
#define SPI_MIS_RXOVF_SET   0x00000001U
 
#define SPI_MIS_RXOVF_CLR   0x00000000U
 
#define SPI_MIS_PER   0x00000002U
 
#define SPI_MIS_PER_M   0x00000002U
 
#define SPI_MIS_PER_S   1U
 
#define SPI_MIS_PER_SET   0x00000002U
 
#define SPI_MIS_PER_CLR   0x00000000U
 
#define SPI_MIS_RTOUT   0x00000004U
 
#define SPI_MIS_RTOUT_M   0x00000004U
 
#define SPI_MIS_RTOUT_S   2U
 
#define SPI_MIS_RTOUT_SET   0x00000004U
 
#define SPI_MIS_RTOUT_CLR   0x00000000U
 
#define SPI_MIS_RX   0x00000008U
 
#define SPI_MIS_RX_M   0x00000008U
 
#define SPI_MIS_RX_S   3U
 
#define SPI_MIS_RX_SET   0x00000008U
 
#define SPI_MIS_RX_CLR   0x00000000U
 
#define SPI_MIS_TX   0x00000010U
 
#define SPI_MIS_TX_M   0x00000010U
 
#define SPI_MIS_TX_S   4U
 
#define SPI_MIS_TX_SET   0x00000010U
 
#define SPI_MIS_TX_CLR   0x00000000U
 
#define SPI_MIS_TXEMPTY   0x00000020U
 
#define SPI_MIS_TXEMPTY_M   0x00000020U
 
#define SPI_MIS_TXEMPTY_S   5U
 
#define SPI_MIS_TXEMPTY_SET   0x00000020U
 
#define SPI_MIS_TXEMPTY_CLR   0x00000000U
 
#define SPI_MIS_IDLE   0x00000040U
 
#define SPI_MIS_IDLE_M   0x00000040U
 
#define SPI_MIS_IDLE_S   6U
 
#define SPI_MIS_IDLE_SET   0x00000040U
 
#define SPI_MIS_IDLE_CLR   0x00000000U
 
#define SPI_MIS_DMARX   0x00000080U
 
#define SPI_MIS_DMARX_M   0x00000080U
 
#define SPI_MIS_DMARX_S   7U
 
#define SPI_MIS_DMARX_SET   0x00000080U
 
#define SPI_MIS_DMARX_CLR   0x00000000U
 
#define SPI_MIS_DMATX   0x00000100U
 
#define SPI_MIS_DMATX_M   0x00000100U
 
#define SPI_MIS_DMATX_S   8U
 
#define SPI_MIS_DMATX_SET   0x00000100U
 
#define SPI_MIS_DMATX_CLR   0x00000000U
 
#define SPI_ISET_RXOVF   0x00000001U
 
#define SPI_ISET_RXOVF_M   0x00000001U
 
#define SPI_ISET_RXOVF_S   0U
 
#define SPI_ISET_RXOVF_SET   0x00000001U
 
#define SPI_ISET_RXOVF_NO_EFFECT   0x00000000U
 
#define SPI_ISET_PER   0x00000002U
 
#define SPI_ISET_PER_M   0x00000002U
 
#define SPI_ISET_PER_S   1U
 
#define SPI_ISET_PER_SET   0x00000002U
 
#define SPI_ISET_PER_NO_EFFECT   0x00000000U
 
#define SPI_ISET_RTOUT   0x00000004U
 
#define SPI_ISET_RTOUT_M   0x00000004U
 
#define SPI_ISET_RTOUT_S   2U
 
#define SPI_ISET_RTOUT_SET   0x00000004U
 
#define SPI_ISET_RTOUT_NO_EFFECT   0x00000000U
 
#define SPI_ISET_RX   0x00000008U
 
#define SPI_ISET_RX_M   0x00000008U
 
#define SPI_ISET_RX_S   3U
 
#define SPI_ISET_RX_SET   0x00000008U
 
#define SPI_ISET_RX_NO_EFFECT   0x00000000U
 
#define SPI_ISET_TX   0x00000010U
 
#define SPI_ISET_TX_M   0x00000010U
 
#define SPI_ISET_TX_S   4U
 
#define SPI_ISET_TX_SET   0x00000010U
 
#define SPI_ISET_TX_NO_EFFECT   0x00000000U
 
#define SPI_ISET_TXEMPTY   0x00000020U
 
#define SPI_ISET_TXEMPTY_M   0x00000020U
 
#define SPI_ISET_TXEMPTY_S   5U
 
#define SPI_ISET_TXEMPTY_SET   0x00000020U
 
#define SPI_ISET_TXEMPTY_NO_EFFECT   0x00000000U
 
#define SPI_ISET_IDLE   0x00000040U
 
#define SPI_ISET_IDLE_M   0x00000040U
 
#define SPI_ISET_IDLE_S   6U
 
#define SPI_ISET_IDLE_SET   0x00000040U
 
#define SPI_ISET_IDLE_NO_EFFECT   0x00000000U
 
#define SPI_ISET_DMARX   0x00000080U
 
#define SPI_ISET_DMARX_M   0x00000080U
 
#define SPI_ISET_DMARX_S   7U
 
#define SPI_ISET_DMARX_SET   0x00000080U
 
#define SPI_ISET_DMARX_NO_EFFECT   0x00000000U
 
#define SPI_ISET_DMATX   0x00000100U
 
#define SPI_ISET_DMATX_M   0x00000100U
 
#define SPI_ISET_DMATX_S   8U
 
#define SPI_ISET_DMATX_SET   0x00000100U
 
#define SPI_ISET_DMATX_NO_EFFECT   0x00000000U
 
#define SPI_ICLR_RXOVF   0x00000001U
 
#define SPI_ICLR_RXOVF_M   0x00000001U
 
#define SPI_ICLR_RXOVF_S   0U
 
#define SPI_ICLR_RXOVF_CLR   0x00000001U
 
#define SPI_ICLR_RXOVF_NO_EFFECT   0x00000000U
 
#define SPI_ICLR_PER   0x00000002U
 
#define SPI_ICLR_PER_M   0x00000002U
 
#define SPI_ICLR_PER_S   1U
 
#define SPI_ICLR_PER_CLR   0x00000002U
 
#define SPI_ICLR_PER_NO_EFFECT   0x00000000U
 
#define SPI_ICLR_RTOUT   0x00000004U
 
#define SPI_ICLR_RTOUT_M   0x00000004U
 
#define SPI_ICLR_RTOUT_S   2U
 
#define SPI_ICLR_RTOUT_CLR   0x00000004U
 
#define SPI_ICLR_RTOUT_NO_EFFECT   0x00000000U
 
#define SPI_ICLR_RX   0x00000008U
 
#define SPI_ICLR_RX_M   0x00000008U
 
#define SPI_ICLR_RX_S   3U
 
#define SPI_ICLR_RX_CLR   0x00000008U
 
#define SPI_ICLR_RX_NO_EFFECT   0x00000000U
 
#define SPI_ICLR_TX   0x00000010U
 
#define SPI_ICLR_TX_M   0x00000010U
 
#define SPI_ICLR_TX_S   4U
 
#define SPI_ICLR_TX_CLR   0x00000010U
 
#define SPI_ICLR_TX_NO_EFFECT   0x00000000U
 
#define SPI_ICLR_TXEMPTY   0x00000020U
 
#define SPI_ICLR_TXEMPTY_M   0x00000020U
 
#define SPI_ICLR_TXEMPTY_S   5U
 
#define SPI_ICLR_TXEMPTY_CLR   0x00000020U
 
#define SPI_ICLR_TXEMPTY_NO_EFFECT   0x00000000U
 
#define SPI_ICLR_IDLE   0x00000040U
 
#define SPI_ICLR_IDLE_M   0x00000040U
 
#define SPI_ICLR_IDLE_S   6U
 
#define SPI_ICLR_IDLE_CLR   0x00000040U
 
#define SPI_ICLR_IDLE_NO_EFFECT   0x00000000U
 
#define SPI_ICLR_DMARX   0x00000080U
 
#define SPI_ICLR_DMARX_M   0x00000080U
 
#define SPI_ICLR_DMARX_S   7U
 
#define SPI_ICLR_DMARX_CLR   0x00000080U
 
#define SPI_ICLR_DMARX_NO_EFFECT   0x00000000U
 
#define SPI_ICLR_DMATX   0x00000100U
 
#define SPI_ICLR_DMATX_M   0x00000100U
 
#define SPI_ICLR_DMATX_S   8U
 
#define SPI_ICLR_DMATX_CLR   0x00000100U
 
#define SPI_ICLR_DMATX_NO_EFFECT   0x00000000U
 
#define SPI_IMSET_RXOVF   0x00000001U
 
#define SPI_IMSET_RXOVF_M   0x00000001U
 
#define SPI_IMSET_RXOVF_S   0U
 
#define SPI_IMSET_RXOVF_SET   0x00000001U
 
#define SPI_IMSET_RXOVF_NO_EFFECT   0x00000000U
 
#define SPI_IMSET_PER   0x00000002U
 
#define SPI_IMSET_PER_M   0x00000002U
 
#define SPI_IMSET_PER_S   1U
 
#define SPI_IMSET_PER_SET   0x00000002U
 
#define SPI_IMSET_PER_NO_EFFECT   0x00000000U
 
#define SPI_IMSET_RTOUT   0x00000004U
 
#define SPI_IMSET_RTOUT_M   0x00000004U
 
#define SPI_IMSET_RTOUT_S   2U
 
#define SPI_IMSET_RTOUT_SET   0x00000004U
 
#define SPI_IMSET_RTOUT_NO_EFFECT   0x00000000U
 
#define SPI_IMSET_RX   0x00000008U
 
#define SPI_IMSET_RX_M   0x00000008U
 
#define SPI_IMSET_RX_S   3U
 
#define SPI_IMSET_RX_SET   0x00000008U
 
#define SPI_IMSET_RX_NO_EFFECT   0x00000000U
 
#define SPI_IMSET_TX   0x00000010U
 
#define SPI_IMSET_TX_M   0x00000010U
 
#define SPI_IMSET_TX_S   4U
 
#define SPI_IMSET_TX_SET   0x00000010U
 
#define SPI_IMSET_TX_NO_EFFECT   0x00000000U
 
#define SPI_IMSET_TXEMPTY   0x00000020U
 
#define SPI_IMSET_TXEMPTY_M   0x00000020U
 
#define SPI_IMSET_TXEMPTY_S   5U
 
#define SPI_IMSET_TXEMPTY_SET   0x00000020U
 
#define SPI_IMSET_TXEMPTY_NO_EFFECT   0x00000000U
 
#define SPI_IMSET_IDLE   0x00000040U
 
#define SPI_IMSET_IDLE_M   0x00000040U
 
#define SPI_IMSET_IDLE_S   6U
 
#define SPI_IMSET_IDLE_SET   0x00000040U
 
#define SPI_IMSET_IDLE_NO_EFFECT   0x00000000U
 
#define SPI_IMSET_DMARX   0x00000080U
 
#define SPI_IMSET_DMARX_M   0x00000080U
 
#define SPI_IMSET_DMARX_S   7U
 
#define SPI_IMSET_DMARX_SET   0x00000080U
 
#define SPI_IMSET_DMARX_NO_EFFECT   0x00000000U
 
#define SPI_IMSET_DMATX   0x00000100U
 
#define SPI_IMSET_DMATX_M   0x00000100U
 
#define SPI_IMSET_DMATX_S   8U
 
#define SPI_IMSET_DMATX_SET   0x00000100U
 
#define SPI_IMSET_DMATX_NO_EFFECT   0x00000000U
 
#define SPI_IMCLR_RXOVF   0x00000001U
 
#define SPI_IMCLR_RXOVF_M   0x00000001U
 
#define SPI_IMCLR_RXOVF_S   0U
 
#define SPI_IMCLR_RXOVF_CLR   0x00000001U
 
#define SPI_IMCLR_RXOVF_NO_EFFECT   0x00000000U
 
#define SPI_IMCLR_PER   0x00000002U
 
#define SPI_IMCLR_PER_M   0x00000002U
 
#define SPI_IMCLR_PER_S   1U
 
#define SPI_IMCLR_PER_CLR   0x00000002U
 
#define SPI_IMCLR_PER_NO_EFFECT   0x00000000U
 
#define SPI_IMCLR_RTOUT   0x00000004U
 
#define SPI_IMCLR_RTOUT_M   0x00000004U
 
#define SPI_IMCLR_RTOUT_S   2U
 
#define SPI_IMCLR_RTOUT_CLR   0x00000004U
 
#define SPI_IMCLR_RTOUT_NO_EFFECT   0x00000000U
 
#define SPI_IMCLR_RX   0x00000008U
 
#define SPI_IMCLR_RX_M   0x00000008U
 
#define SPI_IMCLR_RX_S   3U
 
#define SPI_IMCLR_RX_CLR   0x00000008U
 
#define SPI_IMCLR_RX_NO_EFFECT   0x00000000U
 
#define SPI_IMCLR_TX   0x00000010U
 
#define SPI_IMCLR_TX_M   0x00000010U
 
#define SPI_IMCLR_TX_S   4U
 
#define SPI_IMCLR_TX_CLR   0x00000010U
 
#define SPI_IMCLR_TX_NO_EFFECT   0x00000000U
 
#define SPI_IMCLR_TXEMPTY   0x00000020U
 
#define SPI_IMCLR_TXEMPTY_M   0x00000020U
 
#define SPI_IMCLR_TXEMPTY_S   5U
 
#define SPI_IMCLR_TXEMPTY_CLR   0x00000020U
 
#define SPI_IMCLR_TXEMPTY_NO_EFFECT   0x00000000U
 
#define SPI_IMCLR_IDLE   0x00000040U
 
#define SPI_IMCLR_IDLE_M   0x00000040U
 
#define SPI_IMCLR_IDLE_S   6U
 
#define SPI_IMCLR_IDLE_CLR   0x00000040U
 
#define SPI_IMCLR_IDLE_NO_EFFECT   0x00000000U
 
#define SPI_IMCLR_DMARX   0x00000080U
 
#define SPI_IMCLR_DMARX_M   0x00000080U
 
#define SPI_IMCLR_DMARX_S   7U
 
#define SPI_IMCLR_DMARX_CLR   0x00000080U
 
#define SPI_IMCLR_DMARX_NO_EFFECT   0x00000000U
 
#define SPI_IMCLR_DMATX   0x00000100U
 
#define SPI_IMCLR_DMATX_M   0x00000100U
 
#define SPI_IMCLR_DMATX_S   8U
 
#define SPI_IMCLR_DMATX_CLR   0x00000100U
 
#define SPI_IMCLR_DMATX_NO_EFFECT   0x00000000U
 
#define SPI_EMU_HALT   0x00000001U
 
#define SPI_EMU_HALT_M   0x00000001U
 
#define SPI_EMU_HALT_S   0U
 
#define SPI_EMU_HALT_STOP   0x00000001U
 
#define SPI_EMU_HALT_RUN   0x00000000U
 
#define SPI_CTL0_DSS_W   4U
 
#define SPI_CTL0_DSS_M   0x0000000FU
 
#define SPI_CTL0_DSS_S   0U
 
#define SPI_CTL0_DSS_BITS_4   0x00000003U
 
#define SPI_CTL0_DSS_BITS_5   0x00000004U
 
#define SPI_CTL0_DSS_BITS_6   0x00000005U
 
#define SPI_CTL0_DSS_BITS_7   0x00000006U
 
#define SPI_CTL0_DSS_BITS_8   0x00000007U
 
#define SPI_CTL0_DSS_BITS_9   0x00000008U
 
#define SPI_CTL0_DSS_BITS_10   0x00000009U
 
#define SPI_CTL0_DSS_BITS_11   0x0000000AU
 
#define SPI_CTL0_DSS_BITS_12   0x0000000BU
 
#define SPI_CTL0_DSS_BITS_13   0x0000000CU
 
#define SPI_CTL0_DSS_BITS_14   0x0000000DU
 
#define SPI_CTL0_DSS_BITS_15   0x0000000EU
 
#define SPI_CTL0_DSS_BITS_16   0x0000000FU
 
#define SPI_CTL0_FRF_W   2U
 
#define SPI_CTL0_FRF_M   0x00000060U
 
#define SPI_CTL0_FRF_S   5U
 
#define SPI_CTL0_FRF_MOTOROLA_3WIRE   0x00000000U
 
#define SPI_CTL0_FRF_MOTOROLA_4WIRE   0x00000020U
 
#define SPI_CTL0_FRF_TI_SYNC   0x00000040U
 
#define SPI_CTL0_FRF_MICROWIRE   0x00000060U
 
#define SPI_CTL0_SPO   0x00000100U
 
#define SPI_CTL0_SPO_M   0x00000100U
 
#define SPI_CTL0_SPO_S   8U
 
#define SPI_CTL0_SPO_LOW   0x00000000U
 
#define SPI_CTL0_SPO_HIGH   0x00000100U
 
#define SPI_CTL0_SPH   0x00000200U
 
#define SPI_CTL0_SPH_M   0x00000200U
 
#define SPI_CTL0_SPH_S   9U
 
#define SPI_CTL0_SPH_FIRST   0x00000000U
 
#define SPI_CTL0_SPH_SECOND   0x00000200U
 
#define SPI_CTL0_HWCSN   0x00000400U
 
#define SPI_CTL0_HWCSN_M   0x00000400U
 
#define SPI_CTL0_HWCSN_S   10U
 
#define SPI_CTL0_HWCSN_ENABLE   0x00000400U
 
#define SPI_CTL0_HWCSN_DISABLE   0x00000000U
 
#define SPI_CTL0_FIFORST   0x00000800U
 
#define SPI_CTL0_FIFORST_M   0x00000800U
 
#define SPI_CTL0_FIFORST_S   11U
 
#define SPI_CTL0_FIFORST_RST_DONE   0x00000000U
 
#define SPI_CTL0_FIFORST_RST_TRIG   0x00000800U
 
#define SPI_CTL0_CSCLR   0x00001000U
 
#define SPI_CTL0_CSCLR_M   0x00001000U
 
#define SPI_CTL0_CSCLR_S   12U
 
#define SPI_CTL0_CSCLR_DISABLE   0x00000000U
 
#define SPI_CTL0_CSCLR_ENABLE   0x00001000U
 
#define SPI_CTL0_CRCEND   0x00002000U
 
#define SPI_CTL0_CRCEND_M   0x00002000U
 
#define SPI_CTL0_CRCEND_S   13U
 
#define SPI_CTL0_CRCEND_CRC_END_MSB   0x00000000U
 
#define SPI_CTL0_CRCEND_CRC_END_LSB   0x00002000U
 
#define SPI_CTL0_AUTOCRC   0x00004000U
 
#define SPI_CTL0_AUTOCRC_M   0x00004000U
 
#define SPI_CTL0_AUTOCRC_S   14U
 
#define SPI_CTL0_AUTOCRC_DISABLE   0x00000000U
 
#define SPI_CTL0_AUTOCRC_ENABLE   0x00004000U
 
#define SPI_CTL0_CRCPOLY   0x00008000U
 
#define SPI_CTL0_CRCPOLY_M   0x00008000U
 
#define SPI_CTL0_CRCPOLY_S   15U
 
#define SPI_CTL0_CRCPOLY__8BIT   0x00000000U
 
#define SPI_CTL0_CRCPOLY__16BIT   0x00008000U
 
#define SPI_CTL0_GPCRCEN   0x00010000U
 
#define SPI_CTL0_GPCRCEN_M   0x00010000U
 
#define SPI_CTL0_GPCRCEN_S   16U
 
#define SPI_CTL0_GPCRCEN_DISABLE   0x00000000U
 
#define SPI_CTL0_GPCRCEN_ENABLE   0x00010000U
 
#define SPI_CTL0_IDLEPOCI   0x00020000U
 
#define SPI_CTL0_IDLEPOCI_M   0x00020000U
 
#define SPI_CTL0_IDLEPOCI_S   17U
 
#define SPI_CTL0_IDLEPOCI_IDLE_ZERO   0x00000000U
 
#define SPI_CTL0_IDLEPOCI_IDLE_ONE   0x00020000U
 
#define SPI_CTL0_CSSEL_W   2U
 
#define SPI_CTL0_CSSEL_M   0x000C0000U
 
#define SPI_CTL0_CSSEL_S   18U
 
#define SPI_CTL0_CSSEL_CS0   0x00000000U
 
#define SPI_CTL0_CSSEL_CS1   0x00040000U
 
#define SPI_CTL0_CSSEL_CS2   0x00080000U
 
#define SPI_CTL0_CSSEL_CS3   0x000C0000U
 
#define SPI_CTL1_EN   0x00000001U
 
#define SPI_CTL1_EN_M   0x00000001U
 
#define SPI_CTL1_EN_S   0U
 
#define SPI_CTL1_EN_DISABLE   0x00000000U
 
#define SPI_CTL1_EN_ENABLE   0x00000001U
 
#define SPI_CTL1_LBM   0x00000002U
 
#define SPI_CTL1_LBM_M   0x00000002U
 
#define SPI_CTL1_LBM_S   1U
 
#define SPI_CTL1_LBM_DISABLE   0x00000000U
 
#define SPI_CTL1_LBM_ENABLE   0x00000002U
 
#define SPI_CTL1_MS   0x00000004U
 
#define SPI_CTL1_MS_M   0x00000004U
 
#define SPI_CTL1_MS_S   2U
 
#define SPI_CTL1_MS_PERIPHERAL   0x00000000U
 
#define SPI_CTL1_MS_CONTROLLER   0x00000004U
 
#define SPI_CTL1_POD   0x00000008U
 
#define SPI_CTL1_POD_M   0x00000008U
 
#define SPI_CTL1_POD_S   3U
 
#define SPI_CTL1_POD_DISABLE   0x00000000U
 
#define SPI_CTL1_POD_ENABLE   0x00000008U
 
#define SPI_CTL1_MSB   0x00000010U
 
#define SPI_CTL1_MSB_M   0x00000010U
 
#define SPI_CTL1_MSB_S   4U
 
#define SPI_CTL1_MSB_LSB   0x00000000U
 
#define SPI_CTL1_MSB_MSB   0x00000010U
 
#define SPI_CTL1_PEN   0x00000020U
 
#define SPI_CTL1_PEN_M   0x00000020U
 
#define SPI_CTL1_PEN_S   5U
 
#define SPI_CTL1_PEN_DISABLE   0x00000000U
 
#define SPI_CTL1_PEN_ENABLE   0x00000020U
 
#define SPI_CTL1_PES   0x00000040U
 
#define SPI_CTL1_PES_M   0x00000040U
 
#define SPI_CTL1_PES_S   6U
 
#define SPI_CTL1_PES_ODD   0x00000000U
 
#define SPI_CTL1_PES_EVEN   0x00000040U
 
#define SPI_CTL1_PBS   0x00000080U
 
#define SPI_CTL1_PBS_M   0x00000080U
 
#define SPI_CTL1_PBS_S   7U
 
#define SPI_CTL1_PBS_BIT0   0x00000000U
 
#define SPI_CTL1_PBS_BIT1   0x00000080U
 
#define SPI_CTL1_CDEN   0x00000800U
 
#define SPI_CTL1_CDEN_M   0x00000800U
 
#define SPI_CTL1_CDEN_S   11U
 
#define SPI_CTL1_CDEN_DISABLE   0x00000000U
 
#define SPI_CTL1_CDEN_ENABLE   0x00000800U
 
#define SPI_CTL1_CDMODE_W   4U
 
#define SPI_CTL1_CDMODE_M   0x0000F000U
 
#define SPI_CTL1_CDMODE_S   12U
 
#define SPI_CTL1_CDMODE_COMMAND   0x0000F000U
 
#define SPI_CTL1_CDMODE_DATA   0x00000000U
 
#define SPI_CTL1_REPTX_W   8U
 
#define SPI_CTL1_REPTX_M   0x00FF0000U
 
#define SPI_CTL1_REPTX_S   16U
 
#define SPI_CTL1_REPTX_DISABLE   0x00000000U
 
#define SPI_CTL1_RTOUT_W   6U
 
#define SPI_CTL1_RTOUT_M   0x3F000000U
 
#define SPI_CTL1_RTOUT_S   24U
 
#define SPI_CLKCFG0_PRESC_W   3U
 
#define SPI_CLKCFG0_PRESC_M   0x00000007U
 
#define SPI_CLKCFG0_PRESC_S   0U
 
#define SPI_CLKCFG0_PRESC_DIV_BY_1   0x00000000U
 
#define SPI_CLKCFG0_PRESC_DIV_BY_2   0x00000001U
 
#define SPI_CLKCFG0_PRESC_DIV_BY_3   0x00000002U
 
#define SPI_CLKCFG0_PRESC_DIV_BY_4   0x00000003U
 
#define SPI_CLKCFG0_PRESC_DIV_BY_5   0x00000004U
 
#define SPI_CLKCFG0_PRESC_DIV_BY_6   0x00000005U
 
#define SPI_CLKCFG0_PRESC_DIV_BY_7   0x00000006U
 
#define SPI_CLKCFG0_PRESC_DIV_BY_8   0x00000007U
 
#define SPI_CLKCFG1_SCR_W   10U
 
#define SPI_CLKCFG1_SCR_M   0x000003FFU
 
#define SPI_CLKCFG1_SCR_S   0U
 
#define SPI_CLKCFG1_DSAMPLE_W   4U
 
#define SPI_CLKCFG1_DSAMPLE_M   0x000F0000U
 
#define SPI_CLKCFG1_DSAMPLE_S   16U
 
#define SPI_IFLS_TXSEL_W   3U
 
#define SPI_IFLS_TXSEL_M   0x00000007U
 
#define SPI_IFLS_TXSEL_S   0U
 
#define SPI_IFLS_TXSEL_LVL_OFF   0x00000000U
 
#define SPI_IFLS_TXSEL_LVL_3_4   0x00000001U
 
#define SPI_IFLS_TXSEL_LVL_1_2   0x00000002U
 
#define SPI_IFLS_TXSEL_LVL_1_4   0x00000003U
 
#define SPI_IFLS_TXSEL_LVL_RES4   0x00000004U
 
#define SPI_IFLS_TXSEL_LVL_EMPTY   0x00000005U
 
#define SPI_IFLS_TXSEL_LVL_RES6   0x00000006U
 
#define SPI_IFLS_TXSEL_LEVEL_1   0x00000007U
 
#define SPI_IFLS_RXSEL_W   3U
 
#define SPI_IFLS_RXSEL_M   0x00000700U
 
#define SPI_IFLS_RXSEL_S   8U
 
#define SPI_IFLS_RXSEL_LVL_OFF   0x00000000U
 
#define SPI_IFLS_RXSEL_LVL_1_4   0x00000100U
 
#define SPI_IFLS_RXSEL_LVL_1_2   0x00000200U
 
#define SPI_IFLS_RXSEL_LVL_3_4   0x00000300U
 
#define SPI_IFLS_RXSEL_LVL_RES4   0x00000400U
 
#define SPI_IFLS_RXSEL_LVL_FULL   0x00000500U
 
#define SPI_IFLS_RXSEL_LVL_RES6   0x00000600U
 
#define SPI_IFLS_RXSEL_LEVEL_1   0x00000700U
 
#define SPI_DMACR_RXEN   0x00000001U
 
#define SPI_DMACR_RXEN_M   0x00000001U
 
#define SPI_DMACR_RXEN_S   0U
 
#define SPI_DMACR_RXEN_DISABLE   0x00000000U
 
#define SPI_DMACR_RXEN_ENABLE   0x00000001U
 
#define SPI_DMACR_TXEN   0x00000100U
 
#define SPI_DMACR_TXEN_M   0x00000100U
 
#define SPI_DMACR_TXEN_S   8U
 
#define SPI_DMACR_TXEN_DISABLE   0x00000000U
 
#define SPI_DMACR_TXEN_ENABLE   0x00000100U
 
#define SPI_RXCRC_DATA_W   16U
 
#define SPI_RXCRC_DATA_M   0x0000FFFFU
 
#define SPI_RXCRC_DATA_S   0U
 
#define SPI_TXCRC_DATA_W   16U
 
#define SPI_TXCRC_DATA_M   0x0000FFFFU
 
#define SPI_TXCRC_DATA_S   0U
 
#define SPI_TXCRC_AUTOCRCINS   0x80000000U
 
#define SPI_TXCRC_AUTOCRCINS_M   0x80000000U
 
#define SPI_TXCRC_AUTOCRCINS_S   31U
 
#define SPI_TXCRC_AUTOCRCINS_NOT_INSERTED   0x00000000U
 
#define SPI_TXCRC_AUTOCRCINS_INSERTED   0x80000000U
 
#define SPI_TXFHDR32_DATA_W   32U
 
#define SPI_TXFHDR32_DATA_M   0xFFFFFFFFU
 
#define SPI_TXFHDR32_DATA_S   0U
 
#define SPI_TXFHDR24_DATA_W   32U
 
#define SPI_TXFHDR24_DATA_M   0xFFFFFFFFU
 
#define SPI_TXFHDR24_DATA_S   0U
 
#define SPI_TXFHDR16_DATA_W   32U
 
#define SPI_TXFHDR16_DATA_M   0xFFFFFFFFU
 
#define SPI_TXFHDR16_DATA_S   0U
 
#define SPI_TXFHDR8_DATA_W   32U
 
#define SPI_TXFHDR8_DATA_M   0xFFFFFFFFU
 
#define SPI_TXFHDR8_DATA_S   0U
 
#define SPI_TXFHDRC_HDREN   0x00000001U
 
#define SPI_TXFHDRC_HDREN_M   0x00000001U
 
#define SPI_TXFHDRC_HDREN_S   0U
 
#define SPI_TXFHDRC_HDREN_DISABLE   0x00000000U
 
#define SPI_TXFHDRC_HDREN_ENABLE   0x00000001U
 
#define SPI_TXFHDRC_HDRIGN   0x00000002U
 
#define SPI_TXFHDRC_HDRIGN_M   0x00000002U
 
#define SPI_TXFHDRC_HDRIGN_S   1U
 
#define SPI_TXFHDRC_HDRIGN_SET   0x00000002U
 
#define SPI_TXFHDRC_HDRIGN_CLEAR   0x00000002U
 
#define SPI_TXFHDRC_HDRCMT   0x00000004U
 
#define SPI_TXFHDRC_HDRCMT_M   0x00000004U
 
#define SPI_TXFHDRC_HDRCMT_S   2U
 
#define SPI_TXFHDRC_HDRCMT_SET   0x00000004U
 
#define SPI_TXFHDRC_HDRCMT_CLEAR   0x00000000U
 
#define SPI_TXFHDRC_CSGATE   0x00000008U
 
#define SPI_TXFHDRC_CSGATE_M   0x00000008U
 
#define SPI_TXFHDRC_CSGATE_S   3U
 
#define SPI_TXFHDRC_CSGATE_BLOCKED   0x00000008U
 
#define SPI_TXFHDRC_CSGATE_UNBLOCKED   0x00000000U
 
#define SPI_RXDATA_DATA_W   16U
 
#define SPI_RXDATA_DATA_M   0x0000FFFFU
 
#define SPI_RXDATA_DATA_S   0U
 
#define SPI_TXDATA_DATA_W   16U
 
#define SPI_TXDATA_DATA_M   0x0000FFFFU
 
#define SPI_TXDATA_DATA_S   0U
 
#define SPI_STA_TFE   0x00000001U
 
#define SPI_STA_TFE_M   0x00000001U
 
#define SPI_STA_TFE_S   0U
 
#define SPI_STA_TFE_NOT_EMPTY   0x00000000U
 
#define SPI_STA_TFE_EMPTY   0x00000001U
 
#define SPI_STA_TNF   0x00000002U
 
#define SPI_STA_TNF_M   0x00000002U
 
#define SPI_STA_TNF_S   1U
 
#define SPI_STA_TNF_NOT_FULL   0x00000002U
 
#define SPI_STA_TNF_FULL   0x00000000U
 
#define SPI_STA_RFE   0x00000004U
 
#define SPI_STA_RFE_M   0x00000004U
 
#define SPI_STA_RFE_S   2U
 
#define SPI_STA_RFE_NOT_EMPTY   0x00000000U
 
#define SPI_STA_RFE_EMPTY   0x00000004U
 
#define SPI_STA_RNF   0x00000008U
 
#define SPI_STA_RNF_M   0x00000008U
 
#define SPI_STA_RNF_S   3U
 
#define SPI_STA_RNF_NOT_FULL   0x00000008U
 
#define SPI_STA_RNF_FULL   0x00000000U
 
#define SPI_STA_BUSY   0x00000010U
 
#define SPI_STA_BUSY_M   0x00000010U
 
#define SPI_STA_BUSY_S   4U
 
#define SPI_STA_BUSY_ACTIVE   0x00000010U
 
#define SPI_STA_BUSY_IDLE   0x00000000U
 
#define SPI_STA_CSD   0x00000020U
 
#define SPI_STA_CSD_M   0x00000020U
 
#define SPI_STA_CSD_S   5U
 
#define SPI_STA_CSD_ERROR   0x00000020U
 
#define SPI_STA_CSD_NO_ERROR   0x00000000U
 
#define SPI_STA_TXDONE   0x00000040U
 
#define SPI_STA_TXDONE_M   0x00000040U
 
#define SPI_STA_TXDONE_S   6U
 
#define SPI_STA_TXDONE_TRANSMIT_DONE   0x00000040U
 
#define SPI_STA_TXDONE_TRANSMIT_INPROGRESS   0x00000000U
 
#define SPI_STA_TXFIFOLVL_W   6U
 
#define SPI_STA_TXFIFOLVL_M   0x00003F00U
 
#define SPI_STA_TXFIFOLVL_S   8U
 
#define SPI_CLKCFG_ENABLE   0x00000001U
 
#define SPI_CLKCFG_ENABLE_M   0x00000001U
 
#define SPI_CLKCFG_ENABLE_S   0U
 

Macro Definition Documentation

§ SPI_O_DESC

#define SPI_O_DESC   0x00000000U

§ SPI_O_IMASK

#define SPI_O_IMASK   0x00000044U

Referenced by SPIDisableInt(), and SPIEnableInt().

§ SPI_O_RIS

#define SPI_O_RIS   0x00000048U

Referenced by SPIIntStatus().

§ SPI_O_MIS

#define SPI_O_MIS   0x0000004CU

Referenced by SPIIntStatus().

§ SPI_O_ISET

#define SPI_O_ISET   0x00000050U

§ SPI_O_ICLR

#define SPI_O_ICLR   0x00000054U

Referenced by SPIClearInt().

§ SPI_O_IMSET

#define SPI_O_IMSET   0x00000058U

§ SPI_O_IMCLR

#define SPI_O_IMCLR   0x0000005CU

§ SPI_O_EMU

#define SPI_O_EMU   0x00000060U

§ SPI_O_CTL0

#define SPI_O_CTL0   0x00000100U

Referenced by SPIConfig(), SPIDisableHWCS(), SPIEnableHWCS(), and SPISelectCSN().

§ SPI_O_CTL1

#define SPI_O_CTL1   0x00000104U

Referenced by SPIConfig(), SPIDisable(), and SPIEnable().

§ SPI_O_CLKCFG0

#define SPI_O_CLKCFG0   0x00000108U

§ SPI_O_CLKCFG1

#define SPI_O_CLKCFG1   0x0000010CU

Referenced by SPIConfig().

§ SPI_O_IFLS

#define SPI_O_IFLS   0x00000110U

§ SPI_O_DMACR

#define SPI_O_DMACR   0x00000114U

Referenced by SPIDisableDMA(), and SPIEnableDMA().

§ SPI_O_RXCRC

#define SPI_O_RXCRC   0x00000118U

§ SPI_O_TXCRC

#define SPI_O_TXCRC   0x0000011CU

§ SPI_O_TXFHDR32

#define SPI_O_TXFHDR32   0x00000120U

§ SPI_O_TXFHDR24

#define SPI_O_TXFHDR24   0x00000124U

§ SPI_O_TXFHDR16

#define SPI_O_TXFHDR16   0x00000128U

§ SPI_O_TXFHDR8

#define SPI_O_TXFHDR8   0x0000012CU

§ SPI_O_TXFHDRC

#define SPI_O_TXFHDRC   0x00000130U

§ SPI_O_RXDATA

#define SPI_O_RXDATA   0x00000140U

Referenced by SPIGetData(), and SPIGetDataNonBlocking().

§ SPI_O_TXDATA

#define SPI_O_TXDATA   0x00000150U

Referenced by SPIPutData(), and SPIPutDataNonBlocking().

§ SPI_O_STA

#define SPI_O_STA   0x00000160U

Referenced by SPIBusy(), SPIGetData(), SPIGetDataNonBlocking(), SPIPutData(), SPIPutDataNonBlocking(), and SPIStatus().

§ SPI_O_CLKCFG

#define SPI_O_CLKCFG   0x00001000U

§ SPI_DESC_MINREV_W

#define SPI_DESC_MINREV_W   4U

§ SPI_DESC_MINREV_M

#define SPI_DESC_MINREV_M   0x0000000FU

§ SPI_DESC_MINREV_S

#define SPI_DESC_MINREV_S   0U

§ SPI_DESC_MAJREV_W

#define SPI_DESC_MAJREV_W   4U

§ SPI_DESC_MAJREV_M

#define SPI_DESC_MAJREV_M   0x000000F0U

§ SPI_DESC_MAJREV_S

#define SPI_DESC_MAJREV_S   4U

§ SPI_DESC_INSTIDX_W

#define SPI_DESC_INSTIDX_W   4U

§ SPI_DESC_INSTIDX_M

#define SPI_DESC_INSTIDX_M   0x00000F00U

§ SPI_DESC_INSTIDX_S

#define SPI_DESC_INSTIDX_S   8U

§ SPI_DESC_STDIPOFF_W

#define SPI_DESC_STDIPOFF_W   4U

§ SPI_DESC_STDIPOFF_M

#define SPI_DESC_STDIPOFF_M   0x0000F000U

§ SPI_DESC_STDIPOFF_S

#define SPI_DESC_STDIPOFF_S   12U

§ SPI_DESC_MODID_W

#define SPI_DESC_MODID_W   16U

§ SPI_DESC_MODID_M

#define SPI_DESC_MODID_M   0xFFFF0000U

§ SPI_DESC_MODID_S

#define SPI_DESC_MODID_S   16U

§ SPI_IMASK_RXOVF

#define SPI_IMASK_RXOVF   0x00000001U

§ SPI_IMASK_RXOVF_M

#define SPI_IMASK_RXOVF_M   0x00000001U

§ SPI_IMASK_RXOVF_S

#define SPI_IMASK_RXOVF_S   0U

§ SPI_IMASK_RXOVF_SET

#define SPI_IMASK_RXOVF_SET   0x00000001U

§ SPI_IMASK_RXOVF_CLR

#define SPI_IMASK_RXOVF_CLR   0x00000000U

§ SPI_IMASK_PER

#define SPI_IMASK_PER   0x00000002U

§ SPI_IMASK_PER_M

#define SPI_IMASK_PER_M   0x00000002U

§ SPI_IMASK_PER_S

#define SPI_IMASK_PER_S   1U

§ SPI_IMASK_PER_SET

#define SPI_IMASK_PER_SET   0x00000002U

§ SPI_IMASK_PER_CLR

#define SPI_IMASK_PER_CLR   0x00000000U

§ SPI_IMASK_RTOUT

#define SPI_IMASK_RTOUT   0x00000004U

§ SPI_IMASK_RTOUT_M

#define SPI_IMASK_RTOUT_M   0x00000004U

§ SPI_IMASK_RTOUT_S

#define SPI_IMASK_RTOUT_S   2U

§ SPI_IMASK_RTOUT_SET

#define SPI_IMASK_RTOUT_SET   0x00000004U

§ SPI_IMASK_RTOUT_CLR

#define SPI_IMASK_RTOUT_CLR   0x00000000U

§ SPI_IMASK_RX

#define SPI_IMASK_RX   0x00000008U

§ SPI_IMASK_RX_M

#define SPI_IMASK_RX_M   0x00000008U

§ SPI_IMASK_RX_S

#define SPI_IMASK_RX_S   3U

§ SPI_IMASK_RX_SET

#define SPI_IMASK_RX_SET   0x00000008U

§ SPI_IMASK_RX_CLR

#define SPI_IMASK_RX_CLR   0x00000000U

§ SPI_IMASK_TX

#define SPI_IMASK_TX   0x00000010U

§ SPI_IMASK_TX_M

#define SPI_IMASK_TX_M   0x00000010U

§ SPI_IMASK_TX_S

#define SPI_IMASK_TX_S   4U

§ SPI_IMASK_TX_SET

#define SPI_IMASK_TX_SET   0x00000010U

§ SPI_IMASK_TX_CLR

#define SPI_IMASK_TX_CLR   0x00000000U

§ SPI_IMASK_TXEMPTY

#define SPI_IMASK_TXEMPTY   0x00000020U

§ SPI_IMASK_TXEMPTY_M

#define SPI_IMASK_TXEMPTY_M   0x00000020U

§ SPI_IMASK_TXEMPTY_S

#define SPI_IMASK_TXEMPTY_S   5U

§ SPI_IMASK_TXEMPTY_SET

#define SPI_IMASK_TXEMPTY_SET   0x00000020U

§ SPI_IMASK_TXEMPTY_CLR

#define SPI_IMASK_TXEMPTY_CLR   0x00000000U

§ SPI_IMASK_IDLE

#define SPI_IMASK_IDLE   0x00000040U

§ SPI_IMASK_IDLE_M

#define SPI_IMASK_IDLE_M   0x00000040U

§ SPI_IMASK_IDLE_S

#define SPI_IMASK_IDLE_S   6U

§ SPI_IMASK_IDLE_SET

#define SPI_IMASK_IDLE_SET   0x00000040U

§ SPI_IMASK_IDLE_CLR

#define SPI_IMASK_IDLE_CLR   0x00000000U

§ SPI_IMASK_DMARX

#define SPI_IMASK_DMARX   0x00000080U

§ SPI_IMASK_DMARX_M

#define SPI_IMASK_DMARX_M   0x00000080U

§ SPI_IMASK_DMARX_S

#define SPI_IMASK_DMARX_S   7U

§ SPI_IMASK_DMARX_SET

#define SPI_IMASK_DMARX_SET   0x00000080U

§ SPI_IMASK_DMARX_CLR

#define SPI_IMASK_DMARX_CLR   0x00000000U

§ SPI_IMASK_DMATX

#define SPI_IMASK_DMATX   0x00000100U

§ SPI_IMASK_DMATX_M

#define SPI_IMASK_DMATX_M   0x00000100U

§ SPI_IMASK_DMATX_S

#define SPI_IMASK_DMATX_S   8U

§ SPI_IMASK_DMATX_SET

#define SPI_IMASK_DMATX_SET   0x00000100U

§ SPI_IMASK_DMATX_CLR

#define SPI_IMASK_DMATX_CLR   0x00000000U

§ SPI_RIS_RXOVF

#define SPI_RIS_RXOVF   0x00000001U

§ SPI_RIS_RXOVF_M

#define SPI_RIS_RXOVF_M   0x00000001U

§ SPI_RIS_RXOVF_S

#define SPI_RIS_RXOVF_S   0U

§ SPI_RIS_RXOVF_SET

#define SPI_RIS_RXOVF_SET   0x00000001U

§ SPI_RIS_RXOVF_CLR

#define SPI_RIS_RXOVF_CLR   0x00000000U

§ SPI_RIS_PER

#define SPI_RIS_PER   0x00000002U

§ SPI_RIS_PER_M

#define SPI_RIS_PER_M   0x00000002U

§ SPI_RIS_PER_S

#define SPI_RIS_PER_S   1U

§ SPI_RIS_PER_SET

#define SPI_RIS_PER_SET   0x00000002U

§ SPI_RIS_PER_CLR

#define SPI_RIS_PER_CLR   0x00000000U

§ SPI_RIS_RTOUT

#define SPI_RIS_RTOUT   0x00000004U

§ SPI_RIS_RTOUT_M

#define SPI_RIS_RTOUT_M   0x00000004U

§ SPI_RIS_RTOUT_S

#define SPI_RIS_RTOUT_S   2U

§ SPI_RIS_RTOUT_SET

#define SPI_RIS_RTOUT_SET   0x00000004U

§ SPI_RIS_RTOUT_CLR

#define SPI_RIS_RTOUT_CLR   0x00000000U

§ SPI_RIS_RX

#define SPI_RIS_RX   0x00000008U

§ SPI_RIS_RX_M

#define SPI_RIS_RX_M   0x00000008U

§ SPI_RIS_RX_S

#define SPI_RIS_RX_S   3U

§ SPI_RIS_RX_SET

#define SPI_RIS_RX_SET   0x00000008U

§ SPI_RIS_RX_CLR

#define SPI_RIS_RX_CLR   0x00000000U

§ SPI_RIS_TX

#define SPI_RIS_TX   0x00000010U

§ SPI_RIS_TX_M

#define SPI_RIS_TX_M   0x00000010U

§ SPI_RIS_TX_S

#define SPI_RIS_TX_S   4U

§ SPI_RIS_TX_SET

#define SPI_RIS_TX_SET   0x00000010U

§ SPI_RIS_TX_CLR

#define SPI_RIS_TX_CLR   0x00000000U

§ SPI_RIS_TXEMPTY

#define SPI_RIS_TXEMPTY   0x00000020U

§ SPI_RIS_TXEMPTY_M

#define SPI_RIS_TXEMPTY_M   0x00000020U

§ SPI_RIS_TXEMPTY_S

#define SPI_RIS_TXEMPTY_S   5U

§ SPI_RIS_TXEMPTY_SET

#define SPI_RIS_TXEMPTY_SET   0x00000020U

§ SPI_RIS_TXEMPTY_CLR

#define SPI_RIS_TXEMPTY_CLR   0x00000000U

§ SPI_RIS_IDLE

#define SPI_RIS_IDLE   0x00000040U

§ SPI_RIS_IDLE_M

#define SPI_RIS_IDLE_M   0x00000040U

§ SPI_RIS_IDLE_S

#define SPI_RIS_IDLE_S   6U

§ SPI_RIS_IDLE_SET

#define SPI_RIS_IDLE_SET   0x00000040U

§ SPI_RIS_IDLE_CLR

#define SPI_RIS_IDLE_CLR   0x00000000U

§ SPI_RIS_DMARX

#define SPI_RIS_DMARX   0x00000080U

§ SPI_RIS_DMARX_M

#define SPI_RIS_DMARX_M   0x00000080U

§ SPI_RIS_DMARX_S

#define SPI_RIS_DMARX_S   7U

§ SPI_RIS_DMARX_SET

#define SPI_RIS_DMARX_SET   0x00000080U

§ SPI_RIS_DMARX_CLR

#define SPI_RIS_DMARX_CLR   0x00000000U

§ SPI_RIS_DMATX

#define SPI_RIS_DMATX   0x00000100U

§ SPI_RIS_DMATX_M

#define SPI_RIS_DMATX_M   0x00000100U

§ SPI_RIS_DMATX_S

#define SPI_RIS_DMATX_S   8U

§ SPI_RIS_DMATX_SET

#define SPI_RIS_DMATX_SET   0x00000100U

§ SPI_RIS_DMATX_CLR

#define SPI_RIS_DMATX_CLR   0x00000000U

§ SPI_MIS_RXOVF

#define SPI_MIS_RXOVF   0x00000001U

§ SPI_MIS_RXOVF_M

#define SPI_MIS_RXOVF_M   0x00000001U

§ SPI_MIS_RXOVF_S

#define SPI_MIS_RXOVF_S   0U

§ SPI_MIS_RXOVF_SET

#define SPI_MIS_RXOVF_SET   0x00000001U

§ SPI_MIS_RXOVF_CLR

#define SPI_MIS_RXOVF_CLR   0x00000000U

§ SPI_MIS_PER

#define SPI_MIS_PER   0x00000002U

§ SPI_MIS_PER_M

#define SPI_MIS_PER_M   0x00000002U

§ SPI_MIS_PER_S

#define SPI_MIS_PER_S   1U

§ SPI_MIS_PER_SET

#define SPI_MIS_PER_SET   0x00000002U

§ SPI_MIS_PER_CLR

#define SPI_MIS_PER_CLR   0x00000000U

§ SPI_MIS_RTOUT

#define SPI_MIS_RTOUT   0x00000004U

§ SPI_MIS_RTOUT_M

#define SPI_MIS_RTOUT_M   0x00000004U

§ SPI_MIS_RTOUT_S

#define SPI_MIS_RTOUT_S   2U

§ SPI_MIS_RTOUT_SET

#define SPI_MIS_RTOUT_SET   0x00000004U

§ SPI_MIS_RTOUT_CLR

#define SPI_MIS_RTOUT_CLR   0x00000000U

§ SPI_MIS_RX

#define SPI_MIS_RX   0x00000008U

§ SPI_MIS_RX_M

#define SPI_MIS_RX_M   0x00000008U

§ SPI_MIS_RX_S

#define SPI_MIS_RX_S   3U

§ SPI_MIS_RX_SET

#define SPI_MIS_RX_SET   0x00000008U

§ SPI_MIS_RX_CLR

#define SPI_MIS_RX_CLR   0x00000000U

§ SPI_MIS_TX

#define SPI_MIS_TX   0x00000010U

§ SPI_MIS_TX_M

#define SPI_MIS_TX_M   0x00000010U

§ SPI_MIS_TX_S

#define SPI_MIS_TX_S   4U

§ SPI_MIS_TX_SET

#define SPI_MIS_TX_SET   0x00000010U

§ SPI_MIS_TX_CLR

#define SPI_MIS_TX_CLR   0x00000000U

§ SPI_MIS_TXEMPTY

#define SPI_MIS_TXEMPTY   0x00000020U

§ SPI_MIS_TXEMPTY_M

#define SPI_MIS_TXEMPTY_M   0x00000020U

§ SPI_MIS_TXEMPTY_S

#define SPI_MIS_TXEMPTY_S   5U

§ SPI_MIS_TXEMPTY_SET

#define SPI_MIS_TXEMPTY_SET   0x00000020U

§ SPI_MIS_TXEMPTY_CLR

#define SPI_MIS_TXEMPTY_CLR   0x00000000U

§ SPI_MIS_IDLE

#define SPI_MIS_IDLE   0x00000040U

§ SPI_MIS_IDLE_M

#define SPI_MIS_IDLE_M   0x00000040U

§ SPI_MIS_IDLE_S

#define SPI_MIS_IDLE_S   6U

§ SPI_MIS_IDLE_SET

#define SPI_MIS_IDLE_SET   0x00000040U

§ SPI_MIS_IDLE_CLR

#define SPI_MIS_IDLE_CLR   0x00000000U

§ SPI_MIS_DMARX

#define SPI_MIS_DMARX   0x00000080U

§ SPI_MIS_DMARX_M

#define SPI_MIS_DMARX_M   0x00000080U

§ SPI_MIS_DMARX_S

#define SPI_MIS_DMARX_S   7U

§ SPI_MIS_DMARX_SET

#define SPI_MIS_DMARX_SET   0x00000080U

§ SPI_MIS_DMARX_CLR

#define SPI_MIS_DMARX_CLR   0x00000000U

§ SPI_MIS_DMATX

#define SPI_MIS_DMATX   0x00000100U

§ SPI_MIS_DMATX_M

#define SPI_MIS_DMATX_M   0x00000100U

§ SPI_MIS_DMATX_S

#define SPI_MIS_DMATX_S   8U

§ SPI_MIS_DMATX_SET

#define SPI_MIS_DMATX_SET   0x00000100U

§ SPI_MIS_DMATX_CLR

#define SPI_MIS_DMATX_CLR   0x00000000U

§ SPI_ISET_RXOVF

#define SPI_ISET_RXOVF   0x00000001U

§ SPI_ISET_RXOVF_M

#define SPI_ISET_RXOVF_M   0x00000001U

§ SPI_ISET_RXOVF_S

#define SPI_ISET_RXOVF_S   0U

§ SPI_ISET_RXOVF_SET

#define SPI_ISET_RXOVF_SET   0x00000001U

§ SPI_ISET_RXOVF_NO_EFFECT

#define SPI_ISET_RXOVF_NO_EFFECT   0x00000000U

§ SPI_ISET_PER

#define SPI_ISET_PER   0x00000002U

§ SPI_ISET_PER_M

#define SPI_ISET_PER_M   0x00000002U

§ SPI_ISET_PER_S

#define SPI_ISET_PER_S   1U

§ SPI_ISET_PER_SET

#define SPI_ISET_PER_SET   0x00000002U

§ SPI_ISET_PER_NO_EFFECT

#define SPI_ISET_PER_NO_EFFECT   0x00000000U

§ SPI_ISET_RTOUT

#define SPI_ISET_RTOUT   0x00000004U

§ SPI_ISET_RTOUT_M

#define SPI_ISET_RTOUT_M   0x00000004U

§ SPI_ISET_RTOUT_S

#define SPI_ISET_RTOUT_S   2U

§ SPI_ISET_RTOUT_SET

#define SPI_ISET_RTOUT_SET   0x00000004U

§ SPI_ISET_RTOUT_NO_EFFECT

#define SPI_ISET_RTOUT_NO_EFFECT   0x00000000U

§ SPI_ISET_RX

#define SPI_ISET_RX   0x00000008U

§ SPI_ISET_RX_M

#define SPI_ISET_RX_M   0x00000008U

§ SPI_ISET_RX_S

#define SPI_ISET_RX_S   3U

§ SPI_ISET_RX_SET

#define SPI_ISET_RX_SET   0x00000008U

§ SPI_ISET_RX_NO_EFFECT

#define SPI_ISET_RX_NO_EFFECT   0x00000000U

§ SPI_ISET_TX

#define SPI_ISET_TX   0x00000010U

§ SPI_ISET_TX_M

#define SPI_ISET_TX_M   0x00000010U

§ SPI_ISET_TX_S

#define SPI_ISET_TX_S   4U

§ SPI_ISET_TX_SET

#define SPI_ISET_TX_SET   0x00000010U

§ SPI_ISET_TX_NO_EFFECT

#define SPI_ISET_TX_NO_EFFECT   0x00000000U

§ SPI_ISET_TXEMPTY

#define SPI_ISET_TXEMPTY   0x00000020U

§ SPI_ISET_TXEMPTY_M

#define SPI_ISET_TXEMPTY_M   0x00000020U

§ SPI_ISET_TXEMPTY_S

#define SPI_ISET_TXEMPTY_S   5U

§ SPI_ISET_TXEMPTY_SET

#define SPI_ISET_TXEMPTY_SET   0x00000020U

§ SPI_ISET_TXEMPTY_NO_EFFECT

#define SPI_ISET_TXEMPTY_NO_EFFECT   0x00000000U

§ SPI_ISET_IDLE

#define SPI_ISET_IDLE   0x00000040U

§ SPI_ISET_IDLE_M

#define SPI_ISET_IDLE_M   0x00000040U

§ SPI_ISET_IDLE_S

#define SPI_ISET_IDLE_S   6U

§ SPI_ISET_IDLE_SET

#define SPI_ISET_IDLE_SET   0x00000040U

§ SPI_ISET_IDLE_NO_EFFECT

#define SPI_ISET_IDLE_NO_EFFECT   0x00000000U

§ SPI_ISET_DMARX

#define SPI_ISET_DMARX   0x00000080U

§ SPI_ISET_DMARX_M

#define SPI_ISET_DMARX_M   0x00000080U

§ SPI_ISET_DMARX_S

#define SPI_ISET_DMARX_S   7U

§ SPI_ISET_DMARX_SET

#define SPI_ISET_DMARX_SET   0x00000080U

§ SPI_ISET_DMARX_NO_EFFECT

#define SPI_ISET_DMARX_NO_EFFECT   0x00000000U

§ SPI_ISET_DMATX

#define SPI_ISET_DMATX   0x00000100U

§ SPI_ISET_DMATX_M

#define SPI_ISET_DMATX_M   0x00000100U

§ SPI_ISET_DMATX_S

#define SPI_ISET_DMATX_S   8U

§ SPI_ISET_DMATX_SET

#define SPI_ISET_DMATX_SET   0x00000100U

§ SPI_ISET_DMATX_NO_EFFECT

#define SPI_ISET_DMATX_NO_EFFECT   0x00000000U

§ SPI_ICLR_RXOVF

#define SPI_ICLR_RXOVF   0x00000001U

§ SPI_ICLR_RXOVF_M

#define SPI_ICLR_RXOVF_M   0x00000001U

§ SPI_ICLR_RXOVF_S

#define SPI_ICLR_RXOVF_S   0U

§ SPI_ICLR_RXOVF_CLR

#define SPI_ICLR_RXOVF_CLR   0x00000001U

§ SPI_ICLR_RXOVF_NO_EFFECT

#define SPI_ICLR_RXOVF_NO_EFFECT   0x00000000U

§ SPI_ICLR_PER

#define SPI_ICLR_PER   0x00000002U

§ SPI_ICLR_PER_M

#define SPI_ICLR_PER_M   0x00000002U

§ SPI_ICLR_PER_S

#define SPI_ICLR_PER_S   1U

§ SPI_ICLR_PER_CLR

#define SPI_ICLR_PER_CLR   0x00000002U

§ SPI_ICLR_PER_NO_EFFECT

#define SPI_ICLR_PER_NO_EFFECT   0x00000000U

§ SPI_ICLR_RTOUT

#define SPI_ICLR_RTOUT   0x00000004U

§ SPI_ICLR_RTOUT_M

#define SPI_ICLR_RTOUT_M   0x00000004U

§ SPI_ICLR_RTOUT_S

#define SPI_ICLR_RTOUT_S   2U

§ SPI_ICLR_RTOUT_CLR

#define SPI_ICLR_RTOUT_CLR   0x00000004U

§ SPI_ICLR_RTOUT_NO_EFFECT

#define SPI_ICLR_RTOUT_NO_EFFECT   0x00000000U

§ SPI_ICLR_RX

#define SPI_ICLR_RX   0x00000008U

§ SPI_ICLR_RX_M

#define SPI_ICLR_RX_M   0x00000008U

§ SPI_ICLR_RX_S

#define SPI_ICLR_RX_S   3U

§ SPI_ICLR_RX_CLR

#define SPI_ICLR_RX_CLR   0x00000008U

§ SPI_ICLR_RX_NO_EFFECT

#define SPI_ICLR_RX_NO_EFFECT   0x00000000U

§ SPI_ICLR_TX

#define SPI_ICLR_TX   0x00000010U

§ SPI_ICLR_TX_M

#define SPI_ICLR_TX_M   0x00000010U

§ SPI_ICLR_TX_S

#define SPI_ICLR_TX_S   4U

§ SPI_ICLR_TX_CLR

#define SPI_ICLR_TX_CLR   0x00000010U

§ SPI_ICLR_TX_NO_EFFECT

#define SPI_ICLR_TX_NO_EFFECT   0x00000000U

§ SPI_ICLR_TXEMPTY

#define SPI_ICLR_TXEMPTY   0x00000020U

§ SPI_ICLR_TXEMPTY_M

#define SPI_ICLR_TXEMPTY_M   0x00000020U

§ SPI_ICLR_TXEMPTY_S

#define SPI_ICLR_TXEMPTY_S   5U

§ SPI_ICLR_TXEMPTY_CLR

#define SPI_ICLR_TXEMPTY_CLR   0x00000020U

§ SPI_ICLR_TXEMPTY_NO_EFFECT

#define SPI_ICLR_TXEMPTY_NO_EFFECT   0x00000000U

§ SPI_ICLR_IDLE

#define SPI_ICLR_IDLE   0x00000040U

§ SPI_ICLR_IDLE_M

#define SPI_ICLR_IDLE_M   0x00000040U

§ SPI_ICLR_IDLE_S

#define SPI_ICLR_IDLE_S   6U

§ SPI_ICLR_IDLE_CLR

#define SPI_ICLR_IDLE_CLR   0x00000040U

§ SPI_ICLR_IDLE_NO_EFFECT

#define SPI_ICLR_IDLE_NO_EFFECT   0x00000000U

§ SPI_ICLR_DMARX

#define SPI_ICLR_DMARX   0x00000080U

§ SPI_ICLR_DMARX_M

#define SPI_ICLR_DMARX_M   0x00000080U

§ SPI_ICLR_DMARX_S

#define SPI_ICLR_DMARX_S   7U

§ SPI_ICLR_DMARX_CLR

#define SPI_ICLR_DMARX_CLR   0x00000080U

§ SPI_ICLR_DMARX_NO_EFFECT

#define SPI_ICLR_DMARX_NO_EFFECT   0x00000000U

§ SPI_ICLR_DMATX

#define SPI_ICLR_DMATX   0x00000100U

§ SPI_ICLR_DMATX_M

#define SPI_ICLR_DMATX_M   0x00000100U

§ SPI_ICLR_DMATX_S

#define SPI_ICLR_DMATX_S   8U

§ SPI_ICLR_DMATX_CLR

#define SPI_ICLR_DMATX_CLR   0x00000100U

§ SPI_ICLR_DMATX_NO_EFFECT

#define SPI_ICLR_DMATX_NO_EFFECT   0x00000000U

§ SPI_IMSET_RXOVF

#define SPI_IMSET_RXOVF   0x00000001U

§ SPI_IMSET_RXOVF_M

#define SPI_IMSET_RXOVF_M   0x00000001U

§ SPI_IMSET_RXOVF_S

#define SPI_IMSET_RXOVF_S   0U

§ SPI_IMSET_RXOVF_SET

#define SPI_IMSET_RXOVF_SET   0x00000001U

§ SPI_IMSET_RXOVF_NO_EFFECT

#define SPI_IMSET_RXOVF_NO_EFFECT   0x00000000U

§ SPI_IMSET_PER

#define SPI_IMSET_PER   0x00000002U

§ SPI_IMSET_PER_M

#define SPI_IMSET_PER_M   0x00000002U

§ SPI_IMSET_PER_S

#define SPI_IMSET_PER_S   1U

§ SPI_IMSET_PER_SET

#define SPI_IMSET_PER_SET   0x00000002U

§ SPI_IMSET_PER_NO_EFFECT

#define SPI_IMSET_PER_NO_EFFECT   0x00000000U

§ SPI_IMSET_RTOUT

#define SPI_IMSET_RTOUT   0x00000004U

§ SPI_IMSET_RTOUT_M

#define SPI_IMSET_RTOUT_M   0x00000004U

§ SPI_IMSET_RTOUT_S

#define SPI_IMSET_RTOUT_S   2U

§ SPI_IMSET_RTOUT_SET

#define SPI_IMSET_RTOUT_SET   0x00000004U

§ SPI_IMSET_RTOUT_NO_EFFECT

#define SPI_IMSET_RTOUT_NO_EFFECT   0x00000000U

§ SPI_IMSET_RX

#define SPI_IMSET_RX   0x00000008U

§ SPI_IMSET_RX_M

#define SPI_IMSET_RX_M   0x00000008U

§ SPI_IMSET_RX_S

#define SPI_IMSET_RX_S   3U

§ SPI_IMSET_RX_SET

#define SPI_IMSET_RX_SET   0x00000008U

§ SPI_IMSET_RX_NO_EFFECT

#define SPI_IMSET_RX_NO_EFFECT   0x00000000U

§ SPI_IMSET_TX

#define SPI_IMSET_TX   0x00000010U

§ SPI_IMSET_TX_M

#define SPI_IMSET_TX_M   0x00000010U

§ SPI_IMSET_TX_S

#define SPI_IMSET_TX_S   4U

§ SPI_IMSET_TX_SET

#define SPI_IMSET_TX_SET   0x00000010U

§ SPI_IMSET_TX_NO_EFFECT

#define SPI_IMSET_TX_NO_EFFECT   0x00000000U

§ SPI_IMSET_TXEMPTY

#define SPI_IMSET_TXEMPTY   0x00000020U

§ SPI_IMSET_TXEMPTY_M

#define SPI_IMSET_TXEMPTY_M   0x00000020U

§ SPI_IMSET_TXEMPTY_S

#define SPI_IMSET_TXEMPTY_S   5U

§ SPI_IMSET_TXEMPTY_SET

#define SPI_IMSET_TXEMPTY_SET   0x00000020U

§ SPI_IMSET_TXEMPTY_NO_EFFECT

#define SPI_IMSET_TXEMPTY_NO_EFFECT   0x00000000U

§ SPI_IMSET_IDLE

#define SPI_IMSET_IDLE   0x00000040U

§ SPI_IMSET_IDLE_M

#define SPI_IMSET_IDLE_M   0x00000040U

§ SPI_IMSET_IDLE_S

#define SPI_IMSET_IDLE_S   6U

§ SPI_IMSET_IDLE_SET

#define SPI_IMSET_IDLE_SET   0x00000040U

§ SPI_IMSET_IDLE_NO_EFFECT

#define SPI_IMSET_IDLE_NO_EFFECT   0x00000000U

§ SPI_IMSET_DMARX

#define SPI_IMSET_DMARX   0x00000080U

§ SPI_IMSET_DMARX_M

#define SPI_IMSET_DMARX_M   0x00000080U

§ SPI_IMSET_DMARX_S

#define SPI_IMSET_DMARX_S   7U

§ SPI_IMSET_DMARX_SET

#define SPI_IMSET_DMARX_SET   0x00000080U

§ SPI_IMSET_DMARX_NO_EFFECT

#define SPI_IMSET_DMARX_NO_EFFECT   0x00000000U

§ SPI_IMSET_DMATX

#define SPI_IMSET_DMATX   0x00000100U

§ SPI_IMSET_DMATX_M

#define SPI_IMSET_DMATX_M   0x00000100U

§ SPI_IMSET_DMATX_S

#define SPI_IMSET_DMATX_S   8U

§ SPI_IMSET_DMATX_SET

#define SPI_IMSET_DMATX_SET   0x00000100U

§ SPI_IMSET_DMATX_NO_EFFECT

#define SPI_IMSET_DMATX_NO_EFFECT   0x00000000U

§ SPI_IMCLR_RXOVF

#define SPI_IMCLR_RXOVF   0x00000001U

§ SPI_IMCLR_RXOVF_M

#define SPI_IMCLR_RXOVF_M   0x00000001U

§ SPI_IMCLR_RXOVF_S

#define SPI_IMCLR_RXOVF_S   0U

§ SPI_IMCLR_RXOVF_CLR

#define SPI_IMCLR_RXOVF_CLR   0x00000001U

§ SPI_IMCLR_RXOVF_NO_EFFECT

#define SPI_IMCLR_RXOVF_NO_EFFECT   0x00000000U

§ SPI_IMCLR_PER

#define SPI_IMCLR_PER   0x00000002U

§ SPI_IMCLR_PER_M

#define SPI_IMCLR_PER_M   0x00000002U

§ SPI_IMCLR_PER_S

#define SPI_IMCLR_PER_S   1U

§ SPI_IMCLR_PER_CLR

#define SPI_IMCLR_PER_CLR   0x00000002U

§ SPI_IMCLR_PER_NO_EFFECT

#define SPI_IMCLR_PER_NO_EFFECT   0x00000000U

§ SPI_IMCLR_RTOUT

#define SPI_IMCLR_RTOUT   0x00000004U

§ SPI_IMCLR_RTOUT_M

#define SPI_IMCLR_RTOUT_M   0x00000004U

§ SPI_IMCLR_RTOUT_S

#define SPI_IMCLR_RTOUT_S   2U

§ SPI_IMCLR_RTOUT_CLR

#define SPI_IMCLR_RTOUT_CLR   0x00000004U

§ SPI_IMCLR_RTOUT_NO_EFFECT

#define SPI_IMCLR_RTOUT_NO_EFFECT   0x00000000U

§ SPI_IMCLR_RX

#define SPI_IMCLR_RX   0x00000008U

§ SPI_IMCLR_RX_M

#define SPI_IMCLR_RX_M   0x00000008U

§ SPI_IMCLR_RX_S

#define SPI_IMCLR_RX_S   3U

§ SPI_IMCLR_RX_CLR

#define SPI_IMCLR_RX_CLR   0x00000008U

§ SPI_IMCLR_RX_NO_EFFECT

#define SPI_IMCLR_RX_NO_EFFECT   0x00000000U

§ SPI_IMCLR_TX

#define SPI_IMCLR_TX   0x00000010U

§ SPI_IMCLR_TX_M

#define SPI_IMCLR_TX_M   0x00000010U

§ SPI_IMCLR_TX_S

#define SPI_IMCLR_TX_S   4U

§ SPI_IMCLR_TX_CLR

#define SPI_IMCLR_TX_CLR   0x00000010U

§ SPI_IMCLR_TX_NO_EFFECT

#define SPI_IMCLR_TX_NO_EFFECT   0x00000000U

§ SPI_IMCLR_TXEMPTY

#define SPI_IMCLR_TXEMPTY   0x00000020U

§ SPI_IMCLR_TXEMPTY_M

#define SPI_IMCLR_TXEMPTY_M   0x00000020U

§ SPI_IMCLR_TXEMPTY_S

#define SPI_IMCLR_TXEMPTY_S   5U

§ SPI_IMCLR_TXEMPTY_CLR

#define SPI_IMCLR_TXEMPTY_CLR   0x00000020U

§ SPI_IMCLR_TXEMPTY_NO_EFFECT

#define SPI_IMCLR_TXEMPTY_NO_EFFECT   0x00000000U

§ SPI_IMCLR_IDLE

#define SPI_IMCLR_IDLE   0x00000040U

§ SPI_IMCLR_IDLE_M

#define SPI_IMCLR_IDLE_M   0x00000040U

§ SPI_IMCLR_IDLE_S

#define SPI_IMCLR_IDLE_S   6U

§ SPI_IMCLR_IDLE_CLR

#define SPI_IMCLR_IDLE_CLR   0x00000040U

§ SPI_IMCLR_IDLE_NO_EFFECT

#define SPI_IMCLR_IDLE_NO_EFFECT   0x00000000U

§ SPI_IMCLR_DMARX

#define SPI_IMCLR_DMARX   0x00000080U

§ SPI_IMCLR_DMARX_M

#define SPI_IMCLR_DMARX_M   0x00000080U

§ SPI_IMCLR_DMARX_S

#define SPI_IMCLR_DMARX_S   7U

§ SPI_IMCLR_DMARX_CLR

#define SPI_IMCLR_DMARX_CLR   0x00000080U

§ SPI_IMCLR_DMARX_NO_EFFECT

#define SPI_IMCLR_DMARX_NO_EFFECT   0x00000000U

§ SPI_IMCLR_DMATX

#define SPI_IMCLR_DMATX   0x00000100U

§ SPI_IMCLR_DMATX_M

#define SPI_IMCLR_DMATX_M   0x00000100U

§ SPI_IMCLR_DMATX_S

#define SPI_IMCLR_DMATX_S   8U

§ SPI_IMCLR_DMATX_CLR

#define SPI_IMCLR_DMATX_CLR   0x00000100U

§ SPI_IMCLR_DMATX_NO_EFFECT

#define SPI_IMCLR_DMATX_NO_EFFECT   0x00000000U

§ SPI_EMU_HALT

#define SPI_EMU_HALT   0x00000001U

§ SPI_EMU_HALT_M

#define SPI_EMU_HALT_M   0x00000001U

§ SPI_EMU_HALT_S

#define SPI_EMU_HALT_S   0U

§ SPI_EMU_HALT_STOP

#define SPI_EMU_HALT_STOP   0x00000001U

§ SPI_EMU_HALT_RUN

#define SPI_EMU_HALT_RUN   0x00000000U

§ SPI_CTL0_DSS_W

#define SPI_CTL0_DSS_W   4U

§ SPI_CTL0_DSS_M

#define SPI_CTL0_DSS_M   0x0000000FU

Referenced by SPIConfig().

§ SPI_CTL0_DSS_S

#define SPI_CTL0_DSS_S   0U

§ SPI_CTL0_DSS_BITS_4

#define SPI_CTL0_DSS_BITS_4   0x00000003U

§ SPI_CTL0_DSS_BITS_5

#define SPI_CTL0_DSS_BITS_5   0x00000004U

§ SPI_CTL0_DSS_BITS_6

#define SPI_CTL0_DSS_BITS_6   0x00000005U

§ SPI_CTL0_DSS_BITS_7

#define SPI_CTL0_DSS_BITS_7   0x00000006U

§ SPI_CTL0_DSS_BITS_8

#define SPI_CTL0_DSS_BITS_8   0x00000007U

§ SPI_CTL0_DSS_BITS_9

#define SPI_CTL0_DSS_BITS_9   0x00000008U

§ SPI_CTL0_DSS_BITS_10

#define SPI_CTL0_DSS_BITS_10   0x00000009U

§ SPI_CTL0_DSS_BITS_11

#define SPI_CTL0_DSS_BITS_11   0x0000000AU

§ SPI_CTL0_DSS_BITS_12

#define SPI_CTL0_DSS_BITS_12   0x0000000BU

§ SPI_CTL0_DSS_BITS_13

#define SPI_CTL0_DSS_BITS_13   0x0000000CU

§ SPI_CTL0_DSS_BITS_14

#define SPI_CTL0_DSS_BITS_14   0x0000000DU

§ SPI_CTL0_DSS_BITS_15

#define SPI_CTL0_DSS_BITS_15   0x0000000EU

§ SPI_CTL0_DSS_BITS_16

#define SPI_CTL0_DSS_BITS_16   0x0000000FU

§ SPI_CTL0_FRF_W

#define SPI_CTL0_FRF_W   2U

§ SPI_CTL0_FRF_M

#define SPI_CTL0_FRF_M   0x00000060U

Referenced by SPIConfig().

§ SPI_CTL0_FRF_S

#define SPI_CTL0_FRF_S   5U

§ SPI_CTL0_FRF_MOTOROLA_3WIRE

#define SPI_CTL0_FRF_MOTOROLA_3WIRE   0x00000000U

§ SPI_CTL0_FRF_MOTOROLA_4WIRE

#define SPI_CTL0_FRF_MOTOROLA_4WIRE   0x00000020U

§ SPI_CTL0_FRF_TI_SYNC

#define SPI_CTL0_FRF_TI_SYNC   0x00000040U

§ SPI_CTL0_FRF_MICROWIRE

#define SPI_CTL0_FRF_MICROWIRE   0x00000060U

§ SPI_CTL0_SPO

#define SPI_CTL0_SPO   0x00000100U

§ SPI_CTL0_SPO_M

#define SPI_CTL0_SPO_M   0x00000100U

Referenced by SPIConfig().

§ SPI_CTL0_SPO_S

#define SPI_CTL0_SPO_S   8U

§ SPI_CTL0_SPO_LOW

#define SPI_CTL0_SPO_LOW   0x00000000U

§ SPI_CTL0_SPO_HIGH

#define SPI_CTL0_SPO_HIGH   0x00000100U

§ SPI_CTL0_SPH

#define SPI_CTL0_SPH   0x00000200U

§ SPI_CTL0_SPH_M

#define SPI_CTL0_SPH_M   0x00000200U

Referenced by SPIConfig().

§ SPI_CTL0_SPH_S

#define SPI_CTL0_SPH_S   9U

§ SPI_CTL0_SPH_FIRST

#define SPI_CTL0_SPH_FIRST   0x00000000U

§ SPI_CTL0_SPH_SECOND

#define SPI_CTL0_SPH_SECOND   0x00000200U

§ SPI_CTL0_HWCSN

#define SPI_CTL0_HWCSN   0x00000400U

§ SPI_CTL0_HWCSN_M

#define SPI_CTL0_HWCSN_M   0x00000400U

§ SPI_CTL0_HWCSN_S

#define SPI_CTL0_HWCSN_S   10U

§ SPI_CTL0_HWCSN_ENABLE

#define SPI_CTL0_HWCSN_ENABLE   0x00000400U

Referenced by SPIDisableHWCS(), and SPIEnableHWCS().

§ SPI_CTL0_HWCSN_DISABLE

#define SPI_CTL0_HWCSN_DISABLE   0x00000000U

§ SPI_CTL0_FIFORST

#define SPI_CTL0_FIFORST   0x00000800U

§ SPI_CTL0_FIFORST_M

#define SPI_CTL0_FIFORST_M   0x00000800U

§ SPI_CTL0_FIFORST_S

#define SPI_CTL0_FIFORST_S   11U

§ SPI_CTL0_FIFORST_RST_DONE

#define SPI_CTL0_FIFORST_RST_DONE   0x00000000U

§ SPI_CTL0_FIFORST_RST_TRIG

#define SPI_CTL0_FIFORST_RST_TRIG   0x00000800U

§ SPI_CTL0_CSCLR

#define SPI_CTL0_CSCLR   0x00001000U

§ SPI_CTL0_CSCLR_M

#define SPI_CTL0_CSCLR_M   0x00001000U

§ SPI_CTL0_CSCLR_S

#define SPI_CTL0_CSCLR_S   12U

§ SPI_CTL0_CSCLR_DISABLE

#define SPI_CTL0_CSCLR_DISABLE   0x00000000U

§ SPI_CTL0_CSCLR_ENABLE

#define SPI_CTL0_CSCLR_ENABLE   0x00001000U

§ SPI_CTL0_CRCEND

#define SPI_CTL0_CRCEND   0x00002000U

§ SPI_CTL0_CRCEND_M

#define SPI_CTL0_CRCEND_M   0x00002000U

§ SPI_CTL0_CRCEND_S

#define SPI_CTL0_CRCEND_S   13U

§ SPI_CTL0_CRCEND_CRC_END_MSB

#define SPI_CTL0_CRCEND_CRC_END_MSB   0x00000000U

§ SPI_CTL0_CRCEND_CRC_END_LSB

#define SPI_CTL0_CRCEND_CRC_END_LSB   0x00002000U

§ SPI_CTL0_AUTOCRC

#define SPI_CTL0_AUTOCRC   0x00004000U

§ SPI_CTL0_AUTOCRC_M

#define SPI_CTL0_AUTOCRC_M   0x00004000U

§ SPI_CTL0_AUTOCRC_S

#define SPI_CTL0_AUTOCRC_S   14U

§ SPI_CTL0_AUTOCRC_DISABLE

#define SPI_CTL0_AUTOCRC_DISABLE   0x00000000U

§ SPI_CTL0_AUTOCRC_ENABLE

#define SPI_CTL0_AUTOCRC_ENABLE   0x00004000U

§ SPI_CTL0_CRCPOLY

#define SPI_CTL0_CRCPOLY   0x00008000U

§ SPI_CTL0_CRCPOLY_M

#define SPI_CTL0_CRCPOLY_M   0x00008000U

§ SPI_CTL0_CRCPOLY_S

#define SPI_CTL0_CRCPOLY_S   15U

§ SPI_CTL0_CRCPOLY__8BIT

#define SPI_CTL0_CRCPOLY__8BIT   0x00000000U

§ SPI_CTL0_CRCPOLY__16BIT

#define SPI_CTL0_CRCPOLY__16BIT   0x00008000U

§ SPI_CTL0_GPCRCEN

#define SPI_CTL0_GPCRCEN   0x00010000U

§ SPI_CTL0_GPCRCEN_M

#define SPI_CTL0_GPCRCEN_M   0x00010000U

§ SPI_CTL0_GPCRCEN_S

#define SPI_CTL0_GPCRCEN_S   16U

§ SPI_CTL0_GPCRCEN_DISABLE

#define SPI_CTL0_GPCRCEN_DISABLE   0x00000000U

§ SPI_CTL0_GPCRCEN_ENABLE

#define SPI_CTL0_GPCRCEN_ENABLE   0x00010000U

§ SPI_CTL0_IDLEPOCI

#define SPI_CTL0_IDLEPOCI   0x00020000U

§ SPI_CTL0_IDLEPOCI_M

#define SPI_CTL0_IDLEPOCI_M   0x00020000U

§ SPI_CTL0_IDLEPOCI_S

#define SPI_CTL0_IDLEPOCI_S   17U

§ SPI_CTL0_IDLEPOCI_IDLE_ZERO

#define SPI_CTL0_IDLEPOCI_IDLE_ZERO   0x00000000U

§ SPI_CTL0_IDLEPOCI_IDLE_ONE

#define SPI_CTL0_IDLEPOCI_IDLE_ONE   0x00020000U

§ SPI_CTL0_CSSEL_W

#define SPI_CTL0_CSSEL_W   2U

§ SPI_CTL0_CSSEL_M

#define SPI_CTL0_CSSEL_M   0x000C0000U

Referenced by SPISelectCSN().

§ SPI_CTL0_CSSEL_S

#define SPI_CTL0_CSSEL_S   18U

§ SPI_CTL0_CSSEL_CS0

#define SPI_CTL0_CSSEL_CS0   0x00000000U

§ SPI_CTL0_CSSEL_CS1

#define SPI_CTL0_CSSEL_CS1   0x00040000U

§ SPI_CTL0_CSSEL_CS2

#define SPI_CTL0_CSSEL_CS2   0x00080000U

§ SPI_CTL0_CSSEL_CS3

#define SPI_CTL0_CSSEL_CS3   0x000C0000U

§ SPI_CTL1_EN

#define SPI_CTL1_EN   0x00000001U

§ SPI_CTL1_EN_M

#define SPI_CTL1_EN_M   0x00000001U

§ SPI_CTL1_EN_S

#define SPI_CTL1_EN_S   0U

§ SPI_CTL1_EN_DISABLE

#define SPI_CTL1_EN_DISABLE   0x00000000U

§ SPI_CTL1_EN_ENABLE

#define SPI_CTL1_EN_ENABLE   0x00000001U

Referenced by SPIDisable(), and SPIEnable().

§ SPI_CTL1_LBM

#define SPI_CTL1_LBM   0x00000002U

§ SPI_CTL1_LBM_M

#define SPI_CTL1_LBM_M   0x00000002U

§ SPI_CTL1_LBM_S

#define SPI_CTL1_LBM_S   1U

§ SPI_CTL1_LBM_DISABLE

#define SPI_CTL1_LBM_DISABLE   0x00000000U

§ SPI_CTL1_LBM_ENABLE

#define SPI_CTL1_LBM_ENABLE   0x00000002U

§ SPI_CTL1_MS

#define SPI_CTL1_MS   0x00000004U

§ SPI_CTL1_MS_M

#define SPI_CTL1_MS_M   0x00000004U

§ SPI_CTL1_MS_S

#define SPI_CTL1_MS_S   2U

§ SPI_CTL1_MS_PERIPHERAL

#define SPI_CTL1_MS_PERIPHERAL   0x00000000U

§ SPI_CTL1_MS_CONTROLLER

#define SPI_CTL1_MS_CONTROLLER   0x00000004U

§ SPI_CTL1_POD

#define SPI_CTL1_POD   0x00000008U

§ SPI_CTL1_POD_M

#define SPI_CTL1_POD_M   0x00000008U

§ SPI_CTL1_POD_S

#define SPI_CTL1_POD_S   3U

§ SPI_CTL1_POD_DISABLE

#define SPI_CTL1_POD_DISABLE   0x00000000U

§ SPI_CTL1_POD_ENABLE

#define SPI_CTL1_POD_ENABLE   0x00000008U

§ SPI_CTL1_MSB

#define SPI_CTL1_MSB   0x00000010U

§ SPI_CTL1_MSB_M

#define SPI_CTL1_MSB_M   0x00000010U

§ SPI_CTL1_MSB_S

#define SPI_CTL1_MSB_S   4U

§ SPI_CTL1_MSB_LSB

#define SPI_CTL1_MSB_LSB   0x00000000U

§ SPI_CTL1_MSB_MSB

#define SPI_CTL1_MSB_MSB   0x00000010U

Referenced by SPIConfig().

§ SPI_CTL1_PEN

#define SPI_CTL1_PEN   0x00000020U

§ SPI_CTL1_PEN_M

#define SPI_CTL1_PEN_M   0x00000020U

§ SPI_CTL1_PEN_S

#define SPI_CTL1_PEN_S   5U

§ SPI_CTL1_PEN_DISABLE

#define SPI_CTL1_PEN_DISABLE   0x00000000U

§ SPI_CTL1_PEN_ENABLE

#define SPI_CTL1_PEN_ENABLE   0x00000020U

§ SPI_CTL1_PES

#define SPI_CTL1_PES   0x00000040U

§ SPI_CTL1_PES_M

#define SPI_CTL1_PES_M   0x00000040U

§ SPI_CTL1_PES_S

#define SPI_CTL1_PES_S   6U

§ SPI_CTL1_PES_ODD

#define SPI_CTL1_PES_ODD   0x00000000U

§ SPI_CTL1_PES_EVEN

#define SPI_CTL1_PES_EVEN   0x00000040U

§ SPI_CTL1_PBS

#define SPI_CTL1_PBS   0x00000080U

§ SPI_CTL1_PBS_M

#define SPI_CTL1_PBS_M   0x00000080U

§ SPI_CTL1_PBS_S

#define SPI_CTL1_PBS_S   7U

§ SPI_CTL1_PBS_BIT0

#define SPI_CTL1_PBS_BIT0   0x00000000U

§ SPI_CTL1_PBS_BIT1

#define SPI_CTL1_PBS_BIT1   0x00000080U

§ SPI_CTL1_CDEN

#define SPI_CTL1_CDEN   0x00000800U

§ SPI_CTL1_CDEN_M

#define SPI_CTL1_CDEN_M   0x00000800U

§ SPI_CTL1_CDEN_S

#define SPI_CTL1_CDEN_S   11U

§ SPI_CTL1_CDEN_DISABLE

#define SPI_CTL1_CDEN_DISABLE   0x00000000U

§ SPI_CTL1_CDEN_ENABLE

#define SPI_CTL1_CDEN_ENABLE   0x00000800U

§ SPI_CTL1_CDMODE_W

#define SPI_CTL1_CDMODE_W   4U

§ SPI_CTL1_CDMODE_M

#define SPI_CTL1_CDMODE_M   0x0000F000U

§ SPI_CTL1_CDMODE_S

#define SPI_CTL1_CDMODE_S   12U

§ SPI_CTL1_CDMODE_COMMAND

#define SPI_CTL1_CDMODE_COMMAND   0x0000F000U

§ SPI_CTL1_CDMODE_DATA

#define SPI_CTL1_CDMODE_DATA   0x00000000U

§ SPI_CTL1_REPTX_W

#define SPI_CTL1_REPTX_W   8U

§ SPI_CTL1_REPTX_M

#define SPI_CTL1_REPTX_M   0x00FF0000U

§ SPI_CTL1_REPTX_S

#define SPI_CTL1_REPTX_S   16U

§ SPI_CTL1_REPTX_DISABLE

#define SPI_CTL1_REPTX_DISABLE   0x00000000U

§ SPI_CTL1_RTOUT_W

#define SPI_CTL1_RTOUT_W   6U

§ SPI_CTL1_RTOUT_M

#define SPI_CTL1_RTOUT_M   0x3F000000U

§ SPI_CTL1_RTOUT_S

#define SPI_CTL1_RTOUT_S   24U

§ SPI_CLKCFG0_PRESC_W

#define SPI_CLKCFG0_PRESC_W   3U

§ SPI_CLKCFG0_PRESC_M

#define SPI_CLKCFG0_PRESC_M   0x00000007U

§ SPI_CLKCFG0_PRESC_S

#define SPI_CLKCFG0_PRESC_S   0U

§ SPI_CLKCFG0_PRESC_DIV_BY_1

#define SPI_CLKCFG0_PRESC_DIV_BY_1   0x00000000U

§ SPI_CLKCFG0_PRESC_DIV_BY_2

#define SPI_CLKCFG0_PRESC_DIV_BY_2   0x00000001U

§ SPI_CLKCFG0_PRESC_DIV_BY_3

#define SPI_CLKCFG0_PRESC_DIV_BY_3   0x00000002U

§ SPI_CLKCFG0_PRESC_DIV_BY_4

#define SPI_CLKCFG0_PRESC_DIV_BY_4   0x00000003U

§ SPI_CLKCFG0_PRESC_DIV_BY_5

#define SPI_CLKCFG0_PRESC_DIV_BY_5   0x00000004U

§ SPI_CLKCFG0_PRESC_DIV_BY_6

#define SPI_CLKCFG0_PRESC_DIV_BY_6   0x00000005U

§ SPI_CLKCFG0_PRESC_DIV_BY_7

#define SPI_CLKCFG0_PRESC_DIV_BY_7   0x00000006U

§ SPI_CLKCFG0_PRESC_DIV_BY_8

#define SPI_CLKCFG0_PRESC_DIV_BY_8   0x00000007U

§ SPI_CLKCFG1_SCR_W

#define SPI_CLKCFG1_SCR_W   10U

§ SPI_CLKCFG1_SCR_M

#define SPI_CLKCFG1_SCR_M   0x000003FFU

Referenced by SPIConfig().

§ SPI_CLKCFG1_SCR_S

#define SPI_CLKCFG1_SCR_S   0U

§ SPI_CLKCFG1_DSAMPLE_W

#define SPI_CLKCFG1_DSAMPLE_W   4U

§ SPI_CLKCFG1_DSAMPLE_M

#define SPI_CLKCFG1_DSAMPLE_M   0x000F0000U

Referenced by SPIConfig().

§ SPI_CLKCFG1_DSAMPLE_S

#define SPI_CLKCFG1_DSAMPLE_S   16U

Referenced by SPIConfigSetExpClk().

§ SPI_IFLS_TXSEL_W

#define SPI_IFLS_TXSEL_W   3U

§ SPI_IFLS_TXSEL_M

#define SPI_IFLS_TXSEL_M   0x00000007U

§ SPI_IFLS_TXSEL_S

#define SPI_IFLS_TXSEL_S   0U

§ SPI_IFLS_TXSEL_LVL_OFF

#define SPI_IFLS_TXSEL_LVL_OFF   0x00000000U

§ SPI_IFLS_TXSEL_LVL_3_4

#define SPI_IFLS_TXSEL_LVL_3_4   0x00000001U

§ SPI_IFLS_TXSEL_LVL_1_2

#define SPI_IFLS_TXSEL_LVL_1_2   0x00000002U

§ SPI_IFLS_TXSEL_LVL_1_4

#define SPI_IFLS_TXSEL_LVL_1_4   0x00000003U

§ SPI_IFLS_TXSEL_LVL_RES4

#define SPI_IFLS_TXSEL_LVL_RES4   0x00000004U

§ SPI_IFLS_TXSEL_LVL_EMPTY

#define SPI_IFLS_TXSEL_LVL_EMPTY   0x00000005U

§ SPI_IFLS_TXSEL_LVL_RES6

#define SPI_IFLS_TXSEL_LVL_RES6   0x00000006U

§ SPI_IFLS_TXSEL_LEVEL_1

#define SPI_IFLS_TXSEL_LEVEL_1   0x00000007U

§ SPI_IFLS_RXSEL_W

#define SPI_IFLS_RXSEL_W   3U

§ SPI_IFLS_RXSEL_M

#define SPI_IFLS_RXSEL_M   0x00000700U

§ SPI_IFLS_RXSEL_S

#define SPI_IFLS_RXSEL_S   8U

§ SPI_IFLS_RXSEL_LVL_OFF

#define SPI_IFLS_RXSEL_LVL_OFF   0x00000000U

§ SPI_IFLS_RXSEL_LVL_1_4

#define SPI_IFLS_RXSEL_LVL_1_4   0x00000100U

§ SPI_IFLS_RXSEL_LVL_1_2

#define SPI_IFLS_RXSEL_LVL_1_2   0x00000200U

§ SPI_IFLS_RXSEL_LVL_3_4

#define SPI_IFLS_RXSEL_LVL_3_4   0x00000300U

§ SPI_IFLS_RXSEL_LVL_RES4

#define SPI_IFLS_RXSEL_LVL_RES4   0x00000400U

§ SPI_IFLS_RXSEL_LVL_FULL

#define SPI_IFLS_RXSEL_LVL_FULL   0x00000500U

§ SPI_IFLS_RXSEL_LVL_RES6

#define SPI_IFLS_RXSEL_LVL_RES6   0x00000600U

§ SPI_IFLS_RXSEL_LEVEL_1

#define SPI_IFLS_RXSEL_LEVEL_1   0x00000700U

§ SPI_DMACR_RXEN

#define SPI_DMACR_RXEN   0x00000001U

§ SPI_DMACR_RXEN_M

#define SPI_DMACR_RXEN_M   0x00000001U

§ SPI_DMACR_RXEN_S

#define SPI_DMACR_RXEN_S   0U

§ SPI_DMACR_RXEN_DISABLE

#define SPI_DMACR_RXEN_DISABLE   0x00000000U

§ SPI_DMACR_RXEN_ENABLE

#define SPI_DMACR_RXEN_ENABLE   0x00000001U

§ SPI_DMACR_TXEN

#define SPI_DMACR_TXEN   0x00000100U

§ SPI_DMACR_TXEN_M

#define SPI_DMACR_TXEN_M   0x00000100U

§ SPI_DMACR_TXEN_S

#define SPI_DMACR_TXEN_S   8U

§ SPI_DMACR_TXEN_DISABLE

#define SPI_DMACR_TXEN_DISABLE   0x00000000U

§ SPI_DMACR_TXEN_ENABLE

#define SPI_DMACR_TXEN_ENABLE   0x00000100U

§ SPI_RXCRC_DATA_W

#define SPI_RXCRC_DATA_W   16U

§ SPI_RXCRC_DATA_M

#define SPI_RXCRC_DATA_M   0x0000FFFFU

§ SPI_RXCRC_DATA_S

#define SPI_RXCRC_DATA_S   0U

§ SPI_TXCRC_DATA_W

#define SPI_TXCRC_DATA_W   16U

§ SPI_TXCRC_DATA_M

#define SPI_TXCRC_DATA_M   0x0000FFFFU

§ SPI_TXCRC_DATA_S

#define SPI_TXCRC_DATA_S   0U

§ SPI_TXCRC_AUTOCRCINS

#define SPI_TXCRC_AUTOCRCINS   0x80000000U

§ SPI_TXCRC_AUTOCRCINS_M

#define SPI_TXCRC_AUTOCRCINS_M   0x80000000U

§ SPI_TXCRC_AUTOCRCINS_S

#define SPI_TXCRC_AUTOCRCINS_S   31U

§ SPI_TXCRC_AUTOCRCINS_NOT_INSERTED

#define SPI_TXCRC_AUTOCRCINS_NOT_INSERTED   0x00000000U

§ SPI_TXCRC_AUTOCRCINS_INSERTED

#define SPI_TXCRC_AUTOCRCINS_INSERTED   0x80000000U

§ SPI_TXFHDR32_DATA_W

#define SPI_TXFHDR32_DATA_W   32U

§ SPI_TXFHDR32_DATA_M

#define SPI_TXFHDR32_DATA_M   0xFFFFFFFFU

§ SPI_TXFHDR32_DATA_S

#define SPI_TXFHDR32_DATA_S   0U

§ SPI_TXFHDR24_DATA_W

#define SPI_TXFHDR24_DATA_W   32U

§ SPI_TXFHDR24_DATA_M

#define SPI_TXFHDR24_DATA_M   0xFFFFFFFFU

§ SPI_TXFHDR24_DATA_S

#define SPI_TXFHDR24_DATA_S   0U

§ SPI_TXFHDR16_DATA_W

#define SPI_TXFHDR16_DATA_W   32U

§ SPI_TXFHDR16_DATA_M

#define SPI_TXFHDR16_DATA_M   0xFFFFFFFFU

§ SPI_TXFHDR16_DATA_S

#define SPI_TXFHDR16_DATA_S   0U

§ SPI_TXFHDR8_DATA_W

#define SPI_TXFHDR8_DATA_W   32U

§ SPI_TXFHDR8_DATA_M

#define SPI_TXFHDR8_DATA_M   0xFFFFFFFFU

§ SPI_TXFHDR8_DATA_S

#define SPI_TXFHDR8_DATA_S   0U

§ SPI_TXFHDRC_HDREN

#define SPI_TXFHDRC_HDREN   0x00000001U

§ SPI_TXFHDRC_HDREN_M

#define SPI_TXFHDRC_HDREN_M   0x00000001U

§ SPI_TXFHDRC_HDREN_S

#define SPI_TXFHDRC_HDREN_S   0U

§ SPI_TXFHDRC_HDREN_DISABLE

#define SPI_TXFHDRC_HDREN_DISABLE   0x00000000U

§ SPI_TXFHDRC_HDREN_ENABLE

#define SPI_TXFHDRC_HDREN_ENABLE   0x00000001U

§ SPI_TXFHDRC_HDRIGN

#define SPI_TXFHDRC_HDRIGN   0x00000002U

§ SPI_TXFHDRC_HDRIGN_M

#define SPI_TXFHDRC_HDRIGN_M   0x00000002U

§ SPI_TXFHDRC_HDRIGN_S

#define SPI_TXFHDRC_HDRIGN_S   1U

§ SPI_TXFHDRC_HDRIGN_SET

#define SPI_TXFHDRC_HDRIGN_SET   0x00000002U

§ SPI_TXFHDRC_HDRIGN_CLEAR

#define SPI_TXFHDRC_HDRIGN_CLEAR   0x00000002U

§ SPI_TXFHDRC_HDRCMT

#define SPI_TXFHDRC_HDRCMT   0x00000004U

§ SPI_TXFHDRC_HDRCMT_M

#define SPI_TXFHDRC_HDRCMT_M   0x00000004U

§ SPI_TXFHDRC_HDRCMT_S

#define SPI_TXFHDRC_HDRCMT_S   2U

§ SPI_TXFHDRC_HDRCMT_SET

#define SPI_TXFHDRC_HDRCMT_SET   0x00000004U

§ SPI_TXFHDRC_HDRCMT_CLEAR

#define SPI_TXFHDRC_HDRCMT_CLEAR   0x00000000U

§ SPI_TXFHDRC_CSGATE

#define SPI_TXFHDRC_CSGATE   0x00000008U

§ SPI_TXFHDRC_CSGATE_M

#define SPI_TXFHDRC_CSGATE_M   0x00000008U

§ SPI_TXFHDRC_CSGATE_S

#define SPI_TXFHDRC_CSGATE_S   3U

§ SPI_TXFHDRC_CSGATE_BLOCKED

#define SPI_TXFHDRC_CSGATE_BLOCKED   0x00000008U

§ SPI_TXFHDRC_CSGATE_UNBLOCKED

#define SPI_TXFHDRC_CSGATE_UNBLOCKED   0x00000000U

§ SPI_RXDATA_DATA_W

#define SPI_RXDATA_DATA_W   16U

§ SPI_RXDATA_DATA_M

#define SPI_RXDATA_DATA_M   0x0000FFFFU

§ SPI_RXDATA_DATA_S

#define SPI_RXDATA_DATA_S   0U

§ SPI_TXDATA_DATA_W

#define SPI_TXDATA_DATA_W   16U

§ SPI_TXDATA_DATA_M

#define SPI_TXDATA_DATA_M   0x0000FFFFU

§ SPI_TXDATA_DATA_S

#define SPI_TXDATA_DATA_S   0U

§ SPI_STA_TFE

#define SPI_STA_TFE   0x00000001U

§ SPI_STA_TFE_M

#define SPI_STA_TFE_M   0x00000001U

§ SPI_STA_TFE_S

#define SPI_STA_TFE_S   0U

§ SPI_STA_TFE_NOT_EMPTY

#define SPI_STA_TFE_NOT_EMPTY   0x00000000U

§ SPI_STA_TFE_EMPTY

#define SPI_STA_TFE_EMPTY   0x00000001U

§ SPI_STA_TNF

#define SPI_STA_TNF   0x00000002U

§ SPI_STA_TNF_M

#define SPI_STA_TNF_M   0x00000002U

§ SPI_STA_TNF_S

#define SPI_STA_TNF_S   1U

§ SPI_STA_TNF_NOT_FULL

#define SPI_STA_TNF_NOT_FULL   0x00000002U

Referenced by SPIPutData(), and SPIPutDataNonBlocking().

§ SPI_STA_TNF_FULL

#define SPI_STA_TNF_FULL   0x00000000U

§ SPI_STA_RFE

#define SPI_STA_RFE   0x00000004U

§ SPI_STA_RFE_M

#define SPI_STA_RFE_M   0x00000004U

§ SPI_STA_RFE_S

#define SPI_STA_RFE_S   2U

§ SPI_STA_RFE_NOT_EMPTY

#define SPI_STA_RFE_NOT_EMPTY   0x00000000U

§ SPI_STA_RFE_EMPTY

#define SPI_STA_RFE_EMPTY   0x00000004U

Referenced by SPIGetData(), and SPIGetDataNonBlocking().

§ SPI_STA_RNF

#define SPI_STA_RNF   0x00000008U

§ SPI_STA_RNF_M

#define SPI_STA_RNF_M   0x00000008U

§ SPI_STA_RNF_S

#define SPI_STA_RNF_S   3U

§ SPI_STA_RNF_NOT_FULL

#define SPI_STA_RNF_NOT_FULL   0x00000008U

§ SPI_STA_RNF_FULL

#define SPI_STA_RNF_FULL   0x00000000U

§ SPI_STA_BUSY

#define SPI_STA_BUSY   0x00000010U

Referenced by SPIBusy().

§ SPI_STA_BUSY_M

#define SPI_STA_BUSY_M   0x00000010U

§ SPI_STA_BUSY_S

#define SPI_STA_BUSY_S   4U

§ SPI_STA_BUSY_ACTIVE

#define SPI_STA_BUSY_ACTIVE   0x00000010U

§ SPI_STA_BUSY_IDLE

#define SPI_STA_BUSY_IDLE   0x00000000U

§ SPI_STA_CSD

#define SPI_STA_CSD   0x00000020U

§ SPI_STA_CSD_M

#define SPI_STA_CSD_M   0x00000020U

§ SPI_STA_CSD_S

#define SPI_STA_CSD_S   5U

§ SPI_STA_CSD_ERROR

#define SPI_STA_CSD_ERROR   0x00000020U

§ SPI_STA_CSD_NO_ERROR

#define SPI_STA_CSD_NO_ERROR   0x00000000U

§ SPI_STA_TXDONE

#define SPI_STA_TXDONE   0x00000040U

§ SPI_STA_TXDONE_M

#define SPI_STA_TXDONE_M   0x00000040U

§ SPI_STA_TXDONE_S

#define SPI_STA_TXDONE_S   6U

§ SPI_STA_TXDONE_TRANSMIT_DONE

#define SPI_STA_TXDONE_TRANSMIT_DONE   0x00000040U

§ SPI_STA_TXDONE_TRANSMIT_INPROGRESS

#define SPI_STA_TXDONE_TRANSMIT_INPROGRESS   0x00000000U

§ SPI_STA_TXFIFOLVL_W

#define SPI_STA_TXFIFOLVL_W   6U

§ SPI_STA_TXFIFOLVL_M

#define SPI_STA_TXFIFOLVL_M   0x00003F00U

§ SPI_STA_TXFIFOLVL_S

#define SPI_STA_TXFIFOLVL_S   8U

§ SPI_CLKCFG_ENABLE

#define SPI_CLKCFG_ENABLE   0x00000001U

§ SPI_CLKCFG_ENABLE_M

#define SPI_CLKCFG_ENABLE_M   0x00000001U

§ SPI_CLKCFG_ENABLE_S

#define SPI_CLKCFG_ENABLE_S   0U