PSDK QNX API Guide
IPC SoC Config

Files

file  ipc_soc.h
 IPC Low Level Driver J784S4 SOC specific file.
 

Macros

#define IPC_VRING_BUFFER_SIZE   (0x3000000U)
 VRing Buffer Size required for all core combinations. More...
 
#define IPC_MPU1_0   (0U)
 Core definitions. More...
 
#define IPC_MCU1_0   (1U)
 
#define IPC_MCU1_1   (2U)
 
#define IPC_MCU2_0   (3U)
 
#define IPC_MCU2_1   (4U)
 
#define IPC_MCU3_0   (5U)
 
#define IPC_MCU3_1   (6U)
 
#define IPC_MCU4_0   (7U)
 
#define IPC_MCU4_1   (8U)
 
#define IPC_C7X_1   (9U)
 
#define IPC_C7X_2   (10U)
 
#define IPC_C7X_3   (11U)
 
#define IPC_C7X_4   (12U)
 
#define IPC_MPU1_1   (13U)
 
#define IPC_MAX_PROCS   (14U)
 
#define IPC_MAILBOX_CLUSTER_CNT   (18U)
 
#define IPC_MAILBOX_USER_CNT   (4U)
 
#define MAIN_NAVSS_MAILBOX_INPUTINTR_MAX   (440U)
 
#define MAIN_NAVSS_MAILBOX_OUTPUTINTR_MAX   (512U)
 
#define NAVSS512_MPU1_0_INPUT_MAILBOX_OFFSET   (105U)
 
#define NAVSS512_MPU1_0_INPUT_MAILBOX_VIM_OFFSET   (457U)
 
#define NAVSS512_MCU1R5F0_INPUT_MAILBOX_OFFSET   (400U)
 
#define NAVSS512_MCU1R5F0_INPUT_MAILBOX_VIM_OFFSET   (376U)
 
#define NAVSS512_MCU1R5F1_INPUT_MAILBOX_OFFSET   (404U)
 
#define NAVSS512_MCU1R5F1_INPUT_MAILBOX_VIM_OFFSET   (380U)
 
#define NAVSS512_MCU2R5F0_INPUT_MAILBOX_OFFSET   (219U)
 
#define NAVSS512_MCU2R5F0_INPUT_MAILBOX_VIM_OFFSET   (251U)
 
#define NAVSS512_MCU2R5F1_INPUT_MAILBOX_OFFSET   (251U)
 
#define NAVSS512_MCU2R5F1_INPUT_MAILBOX_VIM_OFFSET   (251U)
 
#define NAVSS512_MCU3R5F0_INPUT_MAILBOX_OFFSET   (283U)
 
#define NAVSS512_MCU3R5F0_INPUT_MAILBOX_VIM_OFFSET   (251U)
 
#define NAVSS512_MCU3R5F1_INPUT_MAILBOX_OFFSET   (315U)
 
#define NAVSS512_MCU3R5F1_INPUT_MAILBOX_VIM_OFFSET   (251U)
 
#define NAVSS512_MCU4R5F0_INPUT_MAILBOX_OFFSET   (347U)
 
#define NAVSS512_MCU4R5F0_INPUT_MAILBOX_VIM_OFFSET   (251U)
 
#define NAVSS512_MCU4R5F1_INPUT_MAILBOX_OFFSET   (379U)
 
#define NAVSS512_MCU4R5F1_INPUT_MAILBOX_VIM_OFFSET   (251U)
 
#define NAVSS512_C7X1_INPUT_MAILBOX_OFFSET   (126U)
 
#define NAVSS512_C7X1_INPUT_MAILBOX_VIM_OFFSET   (511U)
 
#define NAVSS512_C7X2_INPUT_MAILBOX_OFFSET   (147U)
 
#define NAVSS512_C7X2_INPUT_MAILBOX_VIM_OFFSET   (691U)
 
#define NAVSS512_C7X3_INPUT_MAILBOX_OFFSET   (159U)
 
#define NAVSS512_C7X3_INPUT_MAILBOX_VIM_OFFSET   (703U)
 
#define NAVSS512_C7X4_INPUT_MAILBOX_OFFSET   (171U)
 
#define NAVSS512_C7X4_INPUT_MAILBOX_VIM_OFFSET   (715U)
 
#define IPC_MCU_NAVSS0_INTR0_CFG_BASE   (CSL_NAVSS0_INTR0_INTR_ROUTER_CFG_BASE)
 
#define C7X_CLEC_BASE_ADDR   (CSL_COMPUTE_CLUSTER0_CLEC_REGS_BASE)
 
#define C7X_CLEC_OFFSET   (1024U - 32U)
 
#define IPC_C7X_MBINTR_OFFSET   (59U)
 

Detailed Description

This is IPC documentation specific to J784S4 SoC

Macro Definition Documentation

◆ IPC_VRING_BUFFER_SIZE

#define IPC_VRING_BUFFER_SIZE   (0x3000000U)

VRing Buffer Size required for all core combinations.

◆ IPC_MPU1_0

#define IPC_MPU1_0   (0U)

Core definitions.

ARM A72 - VM0

◆ IPC_MCU1_0

#define IPC_MCU1_0   (1U)

ARM MCU R5F - core0

◆ IPC_MCU1_1

#define IPC_MCU1_1   (2U)

ARM MCU R5F - core1

◆ IPC_MCU2_0

#define IPC_MCU2_0   (3U)

ARM Main R5F - core0

◆ IPC_MCU2_1

#define IPC_MCU2_1   (4U)

ARM Main R5F - core1

◆ IPC_MCU3_0

#define IPC_MCU3_0   (5U)

ARM Main R5F - core2

◆ IPC_MCU3_1

#define IPC_MCU3_1   (6U)

ARM Main R5F - core3

◆ IPC_MCU4_0

#define IPC_MCU4_0   (7U)

ARM Main R5F - core4

◆ IPC_MCU4_1

#define IPC_MCU4_1   (8U)

ARM Main R5F - core5

◆ IPC_C7X_1

#define IPC_C7X_1   (9U)

DSP C7x - core0

◆ IPC_C7X_2

#define IPC_C7X_2   (10U)

DSP C7x - core1

◆ IPC_C7X_3

#define IPC_C7X_3   (11U)

DSP C7x - core2

◆ IPC_C7X_4

#define IPC_C7X_4   (12U)

DSP C7x - core3

◆ IPC_MPU1_1

#define IPC_MPU1_1   (13U)

ARM A72 - VM1

◆ IPC_MAX_PROCS

#define IPC_MAX_PROCS   (14U)

Maximum Processors

◆ IPC_MAILBOX_CLUSTER_CNT

#define IPC_MAILBOX_CLUSTER_CNT   (18U)

◆ IPC_MAILBOX_USER_CNT

#define IPC_MAILBOX_USER_CNT   (4U)

◆ MAIN_NAVSS_MAILBOX_INPUTINTR_MAX

#define MAIN_NAVSS_MAILBOX_INPUTINTR_MAX   (440U)

◆ MAIN_NAVSS_MAILBOX_OUTPUTINTR_MAX

#define MAIN_NAVSS_MAILBOX_OUTPUTINTR_MAX   (512U)

◆ NAVSS512_MPU1_0_INPUT_MAILBOX_OFFSET

#define NAVSS512_MPU1_0_INPUT_MAILBOX_OFFSET   (105U)

◆ NAVSS512_MPU1_0_INPUT_MAILBOX_VIM_OFFSET

#define NAVSS512_MPU1_0_INPUT_MAILBOX_VIM_OFFSET   (457U)

◆ NAVSS512_MCU1R5F0_INPUT_MAILBOX_OFFSET

#define NAVSS512_MCU1R5F0_INPUT_MAILBOX_OFFSET   (400U)

◆ NAVSS512_MCU1R5F0_INPUT_MAILBOX_VIM_OFFSET

#define NAVSS512_MCU1R5F0_INPUT_MAILBOX_VIM_OFFSET   (376U)

◆ NAVSS512_MCU1R5F1_INPUT_MAILBOX_OFFSET

#define NAVSS512_MCU1R5F1_INPUT_MAILBOX_OFFSET   (404U)

◆ NAVSS512_MCU1R5F1_INPUT_MAILBOX_VIM_OFFSET

#define NAVSS512_MCU1R5F1_INPUT_MAILBOX_VIM_OFFSET   (380U)

◆ NAVSS512_MCU2R5F0_INPUT_MAILBOX_OFFSET

#define NAVSS512_MCU2R5F0_INPUT_MAILBOX_OFFSET   (219U)

◆ NAVSS512_MCU2R5F0_INPUT_MAILBOX_VIM_OFFSET

#define NAVSS512_MCU2R5F0_INPUT_MAILBOX_VIM_OFFSET   (251U)

◆ NAVSS512_MCU2R5F1_INPUT_MAILBOX_OFFSET

#define NAVSS512_MCU2R5F1_INPUT_MAILBOX_OFFSET   (251U)

◆ NAVSS512_MCU2R5F1_INPUT_MAILBOX_VIM_OFFSET

#define NAVSS512_MCU2R5F1_INPUT_MAILBOX_VIM_OFFSET   (251U)

◆ NAVSS512_MCU3R5F0_INPUT_MAILBOX_OFFSET

#define NAVSS512_MCU3R5F0_INPUT_MAILBOX_OFFSET   (283U)

◆ NAVSS512_MCU3R5F0_INPUT_MAILBOX_VIM_OFFSET

#define NAVSS512_MCU3R5F0_INPUT_MAILBOX_VIM_OFFSET   (251U)

◆ NAVSS512_MCU3R5F1_INPUT_MAILBOX_OFFSET

#define NAVSS512_MCU3R5F1_INPUT_MAILBOX_OFFSET   (315U)

◆ NAVSS512_MCU3R5F1_INPUT_MAILBOX_VIM_OFFSET

#define NAVSS512_MCU3R5F1_INPUT_MAILBOX_VIM_OFFSET   (251U)

◆ NAVSS512_MCU4R5F0_INPUT_MAILBOX_OFFSET

#define NAVSS512_MCU4R5F0_INPUT_MAILBOX_OFFSET   (347U)

◆ NAVSS512_MCU4R5F0_INPUT_MAILBOX_VIM_OFFSET

#define NAVSS512_MCU4R5F0_INPUT_MAILBOX_VIM_OFFSET   (251U)

◆ NAVSS512_MCU4R5F1_INPUT_MAILBOX_OFFSET

#define NAVSS512_MCU4R5F1_INPUT_MAILBOX_OFFSET   (379U)

◆ NAVSS512_MCU4R5F1_INPUT_MAILBOX_VIM_OFFSET

#define NAVSS512_MCU4R5F1_INPUT_MAILBOX_VIM_OFFSET   (251U)

◆ NAVSS512_C7X1_INPUT_MAILBOX_OFFSET

#define NAVSS512_C7X1_INPUT_MAILBOX_OFFSET   (126U)

◆ NAVSS512_C7X1_INPUT_MAILBOX_VIM_OFFSET

#define NAVSS512_C7X1_INPUT_MAILBOX_VIM_OFFSET   (511U)

◆ NAVSS512_C7X2_INPUT_MAILBOX_OFFSET

#define NAVSS512_C7X2_INPUT_MAILBOX_OFFSET   (147U)

◆ NAVSS512_C7X2_INPUT_MAILBOX_VIM_OFFSET

#define NAVSS512_C7X2_INPUT_MAILBOX_VIM_OFFSET   (691U)

◆ NAVSS512_C7X3_INPUT_MAILBOX_OFFSET

#define NAVSS512_C7X3_INPUT_MAILBOX_OFFSET   (159U)

◆ NAVSS512_C7X3_INPUT_MAILBOX_VIM_OFFSET

#define NAVSS512_C7X3_INPUT_MAILBOX_VIM_OFFSET   (703U)

◆ NAVSS512_C7X4_INPUT_MAILBOX_OFFSET

#define NAVSS512_C7X4_INPUT_MAILBOX_OFFSET   (171U)

◆ NAVSS512_C7X4_INPUT_MAILBOX_VIM_OFFSET

#define NAVSS512_C7X4_INPUT_MAILBOX_VIM_OFFSET   (715U)

◆ IPC_MCU_NAVSS0_INTR0_CFG_BASE

#define IPC_MCU_NAVSS0_INTR0_CFG_BASE   (CSL_NAVSS0_INTR0_INTR_ROUTER_CFG_BASE)

◆ C7X_CLEC_BASE_ADDR

#define C7X_CLEC_BASE_ADDR   (CSL_COMPUTE_CLUSTER0_CLEC_REGS_BASE)

◆ C7X_CLEC_OFFSET

#define C7X_CLEC_OFFSET   (1024U - 32U)

◆ IPC_C7X_MBINTR_OFFSET

#define IPC_C7X_MBINTR_OFFSET   (59U)